JPH0313875A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0313875A JPH0313875A JP1149158A JP14915889A JPH0313875A JP H0313875 A JPH0313875 A JP H0313875A JP 1149158 A JP1149158 A JP 1149158A JP 14915889 A JP14915889 A JP 14915889A JP H0313875 A JPH0313875 A JP H0313875A
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- Japan
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- output
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000007547 defect Effects 0.000 claims description 14
- 238000012360 testing method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000002950 deficient Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に集積回路中の論理
回路におけるリーク電流不良部の検査を容易にした半導
体集積回路に関する。
回路におけるリーク電流不良部の検査を容易にした半導
体集積回路に関する。
［従来の技術］
従来、半導体集積回路は、そのリーク電流不良部を検査
する手段として、各内部回路の出力状態を“Ｌ １１レ
ベル、及び“Ｈ＋＋レベルにするため、多数のテストパ
ターンを用いて内部状態を固定した上で、電源電流測定
を行い、リーク電流不良部を異常電源電流値として検出
している。
する手段として、各内部回路の出力状態を“Ｌ １１レ
ベル、及び“Ｈ＋＋レベルにするため、多数のテストパ
ターンを用いて内部状態を固定した上で、電源電流測定
を行い、リーク電流不良部を異常電源電流値として検出
している。
例えば、第４図（ａ）に示すように、ＰチャネルＭＯＳ
トランジスタＰＭＯ３ＦＥＴとＮチャネルＭＯ３）ラン
ジスタＮＭＯ３ＦＥＴとを相補的に接続した回路におけ
る不良を検出する場合には、出力部を“Ｌ １ルベルに
することにより、ＰチャネルＭＯ３Ｉ−ランジスタ側に
おける出力端子と電源端子間に介在するリーク電流パス
、またはＰチャネルＭＯ３）ランジスタ自身のソース・
ドレイン間のリーク不良を検出する。
トランジスタＰＭＯ３ＦＥＴとＮチャネルＭＯ３）ラン
ジスタＮＭＯ３ＦＥＴとを相補的に接続した回路におけ
る不良を検出する場合には、出力部を“Ｌ １ルベルに
することにより、ＰチャネルＭＯ３Ｉ−ランジスタ側に
おける出力端子と電源端子間に介在するリーク電流パス
、またはＰチャネルＭＯ３）ランジスタ自身のソース・
ドレイン間のリーク不良を検出する。
また、第４図（ｂ）のように、出力部を“Ｈｏ。
レベルにすることにより、ＮチャネルＭＯＳトランジス
タ側の出力端子とＧＮＤ端子間に介在するリーク電流パ
ス、またはＮチャネルＭＯ３）ランジスタ間のソース・
ドレイン間のリーク不良部を検出している。
タ側の出力端子とＧＮＤ端子間に介在するリーク電流パ
ス、またはＮチャネルＭＯ３）ランジスタ間のソース・
ドレイン間のリーク不良部を検出している。
上述した従来の半導体集積回路では、製造過程において
発生するピンホール等によるリーク電流不良部を検出す
るためには、集積回路内の各論理回路の出力部“Ｌ″°
°レベル°“Ｈｕレベルにするために多数のテストパタ
ーンを必要とする。したがって、第５図に示すように、
一つのテストパターンだけで各論理回路の出力は必ずＬ
＋＋か“Ｈ１１となっているので、５０％の不良検出
率があるが、この不良検出率を１００％に近づけるため
には極めて多数のテストパターンを必要とする。
発生するピンホール等によるリーク電流不良部を検出す
るためには、集積回路内の各論理回路の出力部“Ｌ″°
°レベル°“Ｈｕレベルにするために多数のテストパタ
ーンを必要とする。したがって、第５図に示すように、
一つのテストパターンだけで各論理回路の出力は必ずＬ
＋＋か“Ｈ１１となっているので、５０％の不良検出
率があるが、この不良検出率を１００％に近づけるため
には極めて多数のテストパターンを必要とする。
また、これと同時にテストパターンの増加に伴って試験
時間も長くなっているのが現状である。
時間も長くなっているのが現状である。
更に、集積度の増加に伴って論理回路も複雑化し、集積
回路内の各論理回路の出力部を効率的に“Ｌｏ”及び“
Ｈ”にするためのテストパターンの作成が困難にである
という問題がある。
回路内の各論理回路の出力部を効率的に“Ｌｏ”及び“
Ｈ”にするためのテストパターンの作成が困難にである
という問題がある。
本発明は少ないテストパターンによって効率的に不良検
出を行うことができる半導体集積回路を提供することを
目的とする。
出を行うことができる半導体集積回路を提供することを
目的とする。
本発明の半導体集積回路は、論理回路を含み、この論理
回路の出力を反転させて該論理回路の不良を検出するよ
うにした半導体集積回路において、入力信号と制御信号
をそれぞれ入力させ、かつこれら信号の組合せによって
前記フリップフロップ系回路を反転動作させる信号を出
力する回路を設けている。
回路の出力を反転させて該論理回路の不良を検出するよ
うにした半導体集積回路において、入力信号と制御信号
をそれぞれ入力させ、かつこれら信号の組合せによって
前記フリップフロップ系回路を反転動作させる信号を出
力する回路を設けている。
この構成では、制御信号を入力させることによってフリ
ップフロップ系回路に反転動作させる信号を出力し、こ
れによりフリップフロップ系回路を強制的に反転させ、
該フリップフロップ系回路の不良を検出する。
ップフロップ系回路に反転動作させる信号を出力し、こ
れによりフリップフロップ系回路を強制的に反転させ、
該フリップフロップ系回路の不良を検出する。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の回路図である。
１は論理回路内のフリップフロップ回路であり、このフ
リップフロップ回路１にはその出力にＤフリップフロッ
プ回路２を接続している。また、フリップフロップ回路
１のセット入力端子ＳにはＰチャネルＭＯ３）ランジス
タ３とＮチャネルＭＯＳトランジスタ４を並列に接続す
る。同様にリセット入力端子ＲにもＰチャネルＭＯＳト
ランジスタ５とＮチャネルＭＯ３Ｉ−ランジスタロを並
列に接続している。
リップフロップ回路１にはその出力にＤフリップフロッ
プ回路２を接続している。また、フリップフロップ回路
１のセット入力端子ＳにはＰチャネルＭＯ３）ランジス
タ３とＮチャネルＭＯＳトランジスタ４を並列に接続す
る。同様にリセット入力端子ＲにもＰチャネルＭＯＳト
ランジスタ５とＮチャネルＭＯ３Ｉ−ランジスタロを並
列に接続している。
そして、前記各ＮチャネルＭＯＳトランジスタ４．６に
はそれぞれアンドゲート７．８の各出力端を接続してい
る。これらアンドゲート７．８は入力端の一方に制御信
号ＣＴＲＬの端子を接続し、他方をそれぞれ前記Ｄフリ
ップフコツブ回路２の逆論理、正論理の各出力端に接続
している。
はそれぞれアンドゲート７．８の各出力端を接続してい
る。これらアンドゲート７．８は入力端の一方に制御信
号ＣＴＲＬの端子を接続し、他方をそれぞれ前記Ｄフリ
ップフコツブ回路２の逆論理、正論理の各出力端に接続
している。
なお、前記ＰチャネルＭＯ３）ランジスタ３゜５にはそ
れぞれ前段の出力を人力させている。
れぞれ前段の出力を人力させている。
この構成によれば、制御信号ＣＴＲＬが“Ｌ ”のとき
は、ＰチャネルＭＯ３）ランジスタ３，５はオン、Ｎチ
ャネルＭＯ３）ランジスタロ、７はオフ状態となる。こ
の状態では入力信号によってフリップフロップ回路１は
通常の動作を示す。すなわち、セット端子Ｓが“Ｈｎ、
リセット端子Ｒがｕ Ｌ ＋＋のときに、出力は“Ｈ″
となる。逆に、セット端子Ｓが“Ｌ″° リセット端子
Ｒが“Ｈ”°のときに出力は°゛Ｌ°゛となる。
は、ＰチャネルＭＯ３）ランジスタ３，５はオン、Ｎチ
ャネルＭＯ３）ランジスタロ、７はオフ状態となる。こ
の状態では入力信号によってフリップフロップ回路１は
通常の動作を示す。すなわち、セット端子Ｓが“Ｈｎ、
リセット端子Ｒがｕ Ｌ ＋＋のときに、出力は“Ｈ″
となる。逆に、セット端子Ｓが“Ｌ″° リセット端子
Ｒが“Ｈ”°のときに出力は°゛Ｌ°゛となる。
次に、制御信号ＣＴＲＬが“Ｈ＋＋になると、Ｄフリッ
プフロップ回路２が直前の入力信号、例えば、＋１ Ｈ
ＩＩを保持し、アンドゲート７の出力は″“Ｌ゛アンド
ゲート８出力はＨ″となる。このとき、制御信号ＣＴＲ
Ｌが“Ｈｏ”になっているので、ＰチャネルＭＯＳトラ
ンジスタ３．５はオフし、ＮチャネルＭＯＳトランジス
タ４，６はオンとなるので、セット端子Ｓには“Ｌ°゛
、リセット端子Ｒには”Ｈ”の信号が入力され、出力は
“Ｌｏへと反転す名。
プフロップ回路２が直前の入力信号、例えば、＋１ Ｈ
ＩＩを保持し、アンドゲート７の出力は″“Ｌ゛アンド
ゲート８出力はＨ″となる。このとき、制御信号ＣＴＲ
Ｌが“Ｈｏ”になっているので、ＰチャネルＭＯＳトラ
ンジスタ３．５はオフし、ＮチャネルＭＯＳトランジス
タ４，６はオンとなるので、セット端子Ｓには“Ｌ°゛
、リセット端子Ｒには”Ｈ”の信号が入力され、出力は
“Ｌｏへと反転す名。
以上の動作により、フリップフコツブ回路１は制御信号
ＣＴＲＬによってその出力信号が容易に反転するので、
出力端子と電源端子またはＧＮＤ端子間のリーク電流バ
ス、或いはＭＯＳトランジスタ自身のソース・ドレイン
間のリーク不良部を効率的に検出することができる。ま
た、出力が反転することに伴って次段の組合わせ回路の
論理回路もその出力が反転し易くなるために、論理回路
全体のリーク不良部の検出が容易に可能となる。
ＣＴＲＬによってその出力信号が容易に反転するので、
出力端子と電源端子またはＧＮＤ端子間のリーク電流バ
ス、或いはＭＯＳトランジスタ自身のソース・ドレイン
間のリーク不良部を効率的に検出することができる。ま
た、出力が反転することに伴って次段の組合わせ回路の
論理回路もその出力が反転し易くなるために、論理回路
全体のリーク不良部の検出が容易に可能となる。
第２図は本発明の第２実施例の回路図である。
この実施例では、フリップフロップ系回路ＩＡの入力側
に排他的論理和ゲート１１を接続し、このゲートの人力
の一方に前段からの出力を、他方に制御信号ＣＴＲＬを
入力させている。
に排他的論理和ゲート１１を接続し、このゲートの人力
の一方に前段からの出力を、他方に制御信号ＣＴＲＬを
入力させている。
この回路では、制御信号ＣＴＲＬが“Ｌｏ”のときには
、前段からの入力がＬ”の場合に出力は“Ｉ Ｈｌ“と
なり、通常動作を示す。制御信号ＣＴＲＬが＋１ Ｈ１
１になると、排他的論理和ゲート１１により、前段から
の入力が反転して出力部に加わるので、出力は反転する
。
、前段からの入力がＬ”の場合に出力は“Ｉ Ｈｌ“と
なり、通常動作を示す。制御信号ＣＴＲＬが＋１ Ｈ１
１になると、排他的論理和ゲート１１により、前段から
の入力が反転して出力部に加わるので、出力は反転する
。
第３図は本発明の第３実施例の回路図である。
この実施例では、フリップフロップ系回路ＩＡの入力端
にＰチャネルＭＯＳトランジスタ１２を接続し、かつイ
ンバータ１４を介してＮチャネルＭＯＳトランジスタ１
３を接続している。そして、両トランジスタのゲートに
制御信号ＣＴＲＬを入力し、両トランジスタのソース・
ドレインに前段からの出力を人力させている。
にＰチャネルＭＯＳトランジスタ１２を接続し、かつイ
ンバータ１４を介してＮチャネルＭＯＳトランジスタ１
３を接続している。そして、両トランジスタのゲートに
制御信号ＣＴＲＬを入力し、両トランジスタのソース・
ドレインに前段からの出力を人力させている。
この回路では、制御信号ＣＴＲＬが“Ｌ １１のときに
は、ＮチャネルＭＯ３Ｉ−ランジスタ１３はオフ。
は、ＮチャネルＭＯ３Ｉ−ランジスタ１３はオフ。
ＰチャネルＭＯ３Ｉ−ランジスタ１２はオン状態である
ので、通常動作を示す。制御信号ＣＴＲＬが“Ｈ°″に
なると、ＮチャネルＭＯＳトランジスタ１３がオンし、
ＰチャネルＭＯＳトランジスタ１２がオフとなるので、
前段からの入力はインバータ１４を通してフリップフロ
ップ系回路ＩＡに入力され、出力は反転動作をする。
ので、通常動作を示す。制御信号ＣＴＲＬが“Ｈ°″に
なると、ＮチャネルＭＯＳトランジスタ１３がオンし、
ＰチャネルＭＯＳトランジスタ１２がオフとなるので、
前段からの入力はインバータ１４を通してフリップフロ
ップ系回路ＩＡに入力され、出力は反転動作をする。
以上のように第１実施例乃至第３実施例のいずれにおい
ても、制御信号ＣＴＲＬによって出力部を強制的に反転
することができるので、第５図に破線で示すように、リ
ーク電流不良部の効率的な検出が可能となる。
ても、制御信号ＣＴＲＬによって出力部を強制的に反転
することができるので、第５図に破線で示すように、リ
ーク電流不良部の効率的な検出が可能となる。
以上説明したように本発明は、制御信号を入力すること
で得られる反転動作信号によって、集積回路を構成する
フリップフロップ系回路を強制的に反転動作させること
ができるので、集積回路内のリーク電流不良部を、少な
いテストパターン及び制御信号によって効率的に検出で
き、検査の簡易化、高速化が実現できる。
で得られる反転動作信号によって、集積回路を構成する
フリップフロップ系回路を強制的に反転動作させること
ができるので、集積回路内のリーク電流不良部を、少な
いテストパターン及び制御信号によって効率的に検出で
き、検査の簡易化、高速化が実現できる。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図、第３図は本発明の第３実施例の
回路図、第４図（ａ）及び（ｂ）はそれぞれ従来の集積
回路における検査方法を説明するための回路図、第５図
はリーク電流不良部検出率とテストパターン数との関係
を示す図である。 １・・・フリップフロップ回路、ＩＡ・・・フリップフ
ロップ系回路、２・・・９７９７１２０７１回路、３．
５・・・ＰチャネルＭＯＳトランジスタ、４．６・・・
ＮチャネルＭＯ３Ｉ−ランジスタ、７．８・・・アンド
ゲート、１１・・・排他的論理和ゲート、１２・・・Ｐ
チャネルＭＯ３）ランジスタ、１３・・・Ｎチャ皐ルＭ
ＯＳトランジスタ、１４・・・インバータ、ＣＴＲＬ・
・・制御信号。 第２図
の第２実施例の回路図、第３図は本発明の第３実施例の
回路図、第４図（ａ）及び（ｂ）はそれぞれ従来の集積
回路における検査方法を説明するための回路図、第５図
はリーク電流不良部検出率とテストパターン数との関係
を示す図である。 １・・・フリップフロップ回路、ＩＡ・・・フリップフ
ロップ系回路、２・・・９７９７１２０７１回路、３．
５・・・ＰチャネルＭＯＳトランジスタ、４．６・・・
ＮチャネルＭＯ３Ｉ−ランジスタ、７．８・・・アンド
ゲート、１１・・・排他的論理和ゲート、１２・・・Ｐ
チャネルＭＯ３）ランジスタ、１３・・・Ｎチャ皐ルＭ
ＯＳトランジスタ、１４・・・インバータ、ＣＴＲＬ・
・・制御信号。 第２図
Claims (1)
- １、論理回路を含み、この論理回路の出力を反転させて
該論理回路の不良を検出するようにした半導体集積回路
において、入力信号と制御信号をそれぞれ入力させ、か
つこれら信号の組合せによって前記フリップフロップ系
回路を反転動作させる信号を出力する回路を設けたこと
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149158A JPH0313875A (ja) | 1989-06-12 | 1989-06-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149158A JPH0313875A (ja) | 1989-06-12 | 1989-06-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0313875A true JPH0313875A (ja) | 1991-01-22 |
Family
ID=15469060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149158A Pending JPH0313875A (ja) | 1989-06-12 | 1989-06-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0313875A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8020229B2 (en) | 2006-03-29 | 2011-09-20 | Kenjiro Sato | Pillow |
-
1989
- 1989-06-12 JP JP1149158A patent/JPH0313875A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8020229B2 (en) | 2006-03-29 | 2011-09-20 | Kenjiro Sato | Pillow |
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