JPH03135052A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH03135052A JPH03135052A JP27318889A JP27318889A JPH03135052A JP H03135052 A JPH03135052 A JP H03135052A JP 27318889 A JP27318889 A JP 27318889A JP 27318889 A JP27318889 A JP 27318889A JP H03135052 A JPH03135052 A JP H03135052A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、パッケージ内に半導体素子を収納した半導体
装置に関し、特に、パッケージ内、外の特性インピーダ
ンスの整合がとれるようになされた半導体装置に関する
。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor device in which a semiconductor element is housed in a package, and particularly relates to a semiconductor device in which characteristic impedances inside and outside the package can be matched. .
［従来の技術］
第３図は、従来の半導体装置を示す断面図である。同図
において、１０は半導体素子であって、これは、半導体
基板１工の表面領域内に所定の機能を有する回路素子部
１２が設けられ、半導体基板の表面周辺部には回路素子
部１２と外部との接続をとるための電極１３が、またそ
の裏面には基板に一定電位を与えるための裏面電極１４
が形成されたものである。[Prior Art] FIG. 3 is a sectional view showing a conventional semiconductor device. In the figure, reference numeral 10 denotes a semiconductor element, in which a circuit element part 12 having a predetermined function is provided in the surface area of a semiconductor substrate, and the circuit element part 12 is provided in the peripheral part of the surface of the semiconductor substrate. There is an electrode 13 for connecting with the outside, and a back electrode 14 on the back side for applying a constant potential to the substrate.
was formed.
パッケージ３０には、第１、第２の段部５０．５１を有
する凹部３０ａが設けられており、凹部３０ａの底面に
はグイパッド４３が、また、第１の段部５０には電路４
１が形成されている。電路４１の内側先端部は内部端子
４２となされ半導体素子１０との接続のために用いられ
る。パッケージ裏面３０ｂには複数のビン４４が植設さ
れておリ、これらのピンは、パッケージ内部に形成され
た電路４０を介して段部に形成された電路４１および凹
部底面に形成されたダイパッド４３と接続されている。The package 30 is provided with a recess 30a having first and second step portions 50, 51, a guide pad 43 is provided on the bottom surface of the recess 30a, and an electric line 4 is provided on the first step 50.
1 is formed. The inner end portion of the electric path 41 serves as an internal terminal 42 and is used for connection to the semiconductor element 10. A plurality of pins 44 are implanted on the back surface 30b of the package, and these pins are connected to an electric path 41 formed on the stepped portion via an electric path 40 formed inside the package, and a die pad 43 formed on the bottom surface of the recess. is connected to.
半導体素子１０は、その裏面電極１４によりダイパッド
４３上にダイボンディングされており、そして半導体素
子の電極１３は、アルミニウム線または金線などからな
る金属線２０により内部端子４２と接続されている。パ
ッケージ３０の第２の段部５１上に蓋体３１が載置され
ており、この蓋体３１によって半導体素子１０は凹部３
０ａに気密に収納されている。The semiconductor element 10 is die-bonded onto a die pad 43 by its back electrode 14, and the electrode 13 of the semiconductor element is connected to an internal terminal 42 by a metal wire 20 made of an aluminum wire, a gold wire, or the like. A lid 31 is placed on the second step 51 of the package 30, and the lid 31 allows the semiconductor element 10 to be placed in the recess 3.
It is airtightly housed in 0a.
［発明が解決しようとする課題］
上述した従来の半導体装置では、金属線２０、電路４０
．４１、ピン４４の形状、材質等によりきまる特性イン
ピーダンスは、半導体装置外部の伝送路のそれとの間に
整合がとられていない。このため高周波域で動作する半
導体素子においては入力信号の反射が起り信号波形に歪
が生じる。従って、従来の半導体装置では半導体素子の
能力限界に達する高周波域で動作させることができなか
った。[Problems to be Solved by the Invention] In the conventional semiconductor device described above, the metal wire 20 and the electric path 40
．． The characteristic impedance determined by the shape, material, etc. of the pins 41 and 44 is not matched with that of the transmission line outside the semiconductor device. For this reason, in semiconductor devices operating in a high frequency range, input signals are reflected, causing distortion in the signal waveform. Therefore, conventional semiconductor devices cannot be operated in a high frequency range that reaches the capability limit of semiconductor elements.
［課題を解決するための手段］
本発明の半導体装置は、外部端子、内部端子およびこれ
らの端子間を接続する電路が形成されたパッケージ内に
、半導体基板の表面に電極が形成されその表面領域内に
回路素子が形成された半導体素子を収納したものであっ
て、前記外部端子と前記内部端子との間には内部回路の
特性インピーダンスと外部回路の特性インピーダンスの
整合をとるための終端抵抗が接続されたものである。[Means for Solving the Problems] A semiconductor device of the present invention includes an electrode formed on the surface of a semiconductor substrate in a package in which an external terminal, an internal terminal, and an electric path connecting these terminals are formed. The device houses a semiconductor element in which a circuit element is formed, and a terminating resistor is provided between the external terminal and the internal terminal to match the characteristic impedance of the internal circuit and the characteristic impedance of the external circuit. connected.
［実施例］
次に、本発明の実施例について、図面を参照して説明す
る。[Example] Next, an example of the present invention will be described with reference to the drawings.
第１図（ａ）は、本発明の一実施例を示す断面図てあり
、第１図（ｂ）は、その蓋体を除去した状態の平面図で
ある。第１図において、第３図の従来例の部分と同等の
部分には同一の参照番号が付せられているので重複した
説明は省略するが、本実施例では、パッケージ３０の内
部において電路４０が途中で枝分れしており、その枝分
れした一方の電路４０に終端用抵抗４６の一端が接続さ
れ、そして終端用抵抗４６の他端は電路４０を介して終
端用電源ピン４５に接続されている。終端用抵抗４６の
抵抗値はピン４４からみてパッケージ内、外の特性イン
ピーダンスが等しくなるように選定される。FIG. 1(a) is a cross-sectional view showing one embodiment of the present invention, and FIG. 1(b) is a plan view with the lid removed. In FIG. 1, the same reference numerals are given to parts equivalent to those in the conventional example shown in FIG. is branched in the middle, one end of the terminating resistor 46 is connected to one of the branched electrical circuits 40, and the other end of the terminating resistor 46 is connected to the terminating power supply pin 45 via the electrical circuit 40. It is connected. The resistance value of the terminating resistor 46 is selected so that the characteristic impedances inside and outside the package are equal when viewed from the pin 44.
上述したように構成された半導体装置においては、半導
体装置外部の伝送線路の特性インピーダンスと半導体装
置内の特性インピーダンスとは整合されているので、高
周波帯においても入力信号の反射は起らず入力信号の波
形歪は発生しない。In a semiconductor device configured as described above, the characteristic impedance of the transmission line outside the semiconductor device and the characteristic impedance inside the semiconductor device are matched, so no reflection of the input signal occurs even in the high frequency band, and the input signal is No waveform distortion occurs.
したがって、本発明による半導体装置は半導体素子の能
力限界の周波数帯域まで歪なく使用することができる。Therefore, the semiconductor device according to the present invention can be used without distortion up to the frequency band of the capability limit of semiconductor elements.
第２図（ａ）、（ｂ）は、本発明の他の実施例を示す断
面図と平面図である。先の実施例では電路４１から延び
る電路４０が途中で枝分れしていたが、この実施例では
、一つの電極１３に対して２つの電路４１が設けられて
おり、それぞれの電路４１は、各電路４１に設けられた
内部端子４２を介して別個の金属線２０によって電極１
３と接続されており、そして、一方の電路４１から延び
る電路４０内には終端用抵抗４６が接続されている。こ
の実施例によれば、終端用抵抗を接続するか否かを金属
線２０の使用によって決定することができる。FIGS. 2(a) and 2(b) are a sectional view and a plan view showing another embodiment of the present invention. In the previous embodiment, the electric path 40 extending from the electric path 41 was branched in the middle, but in this example, two electric paths 41 are provided for one electrode 13, and each electric path 41 is The electrode 1 is connected to the electrode 1 by a separate metal wire 20 via an internal terminal 42 provided in each electrical path 41.
3, and a terminating resistor 46 is connected within the electric line 40 extending from one electric line 41. According to this embodiment, whether or not to connect a terminating resistor can be determined by using the metal wire 20.
なお、以上の実施例では、終端用抵抗を１個だけ設ける
ものについて説明したが、複数の入力信号を受ける場合
などにおいて、必要に応じて複数の終端用抵抗を設ける
ことができる。In the above embodiments, only one terminating resistor is provided, but a plurality of terminating resistors may be provided as necessary, such as when receiving a plurality of input signals.
［発明の効果］
以上説明したように、本発明は、半導体装置内に特性イ
ンピーダンスを整合させるための終端用抵抗を設けたも
のであるので、本発明によれば、半導体装置内の特性イ
ンピーダンスを半導体装置外部の特性インピーダンスと
整合させることができ、高周波で動作する半導体素子に
おいて入力信号の反射を防止し信号波形の歪を抑止する
ことができる。したがって、本発明によれば、半導体装
置を半導体素子の動作限界の周波数帯まで歪なく動作さ
せることができる。[Effects of the Invention] As explained above, the present invention provides a termination resistor for matching the characteristic impedance within the semiconductor device. It is possible to match the characteristic impedance outside the semiconductor device, prevent reflection of input signals in semiconductor elements operating at high frequencies, and suppress distortion of signal waveforms. Therefore, according to the present invention, the semiconductor device can be operated without distortion up to the operating limit frequency band of the semiconductor element.
第１図（ａ）、（ｂ）は、本発明の一実施例を示す断面
図と平面図、第２図（ａ）、（ｂ）は、本発明の他の実
施例を示す断面図と平面図、第３図は、従来例の断面図
である。
１０・・・半導体素子、 １１・・・半導体基板、１
２・・・回路素子部、 １３・・・電極、 １
４・・・裏面電極、 ２０・・・金属線、 ３０・
・・パッケージ、 ３０ａ・・・凹部、 ３０ｂ・
・・パッケージ裏面、 ３１・・・蓋体、 ４０．４
１・・・電路、４２・・・内部端子、 ４３・・
・グイパッド、４４・・・ピン、 ４５・・・終
端用電源ビン、４６・・・終端用抵抗、 ５０・・
・第１の段部、５１・・・第２の段部。FIGS. 1(a) and (b) are a cross-sectional view and a plan view showing one embodiment of the present invention, and FIGS. 2(a) and (b) are a cross-sectional view and a plan view showing another embodiment of the present invention. The plan view and FIG. 3 are cross-sectional views of the conventional example. 10... Semiconductor element, 11... Semiconductor substrate, 1
2...Circuit element section, 13...Electrode, 1
4... Back electrode, 20... Metal wire, 30.
...Package, 30a...Concavity, 30b.
... Back of package, 31 ... Lid, 40.4
1... Electric circuit, 42... Internal terminal, 43...
・Guipad, 44...Pin, 45...Power supply bin for termination, 46...Resistance for termination, 50...
- First step, 51... second step.
Claims (1)
面に電極が形成されている半導体素子と、外部端子、内
部端子およびこれらの端子間を接続する電路を有し前記
半導体素子を収納するパッケージとからなり、前記半導
体素子の電極と前記パッケージの内部端子とが接続され
ている半導体装置において、前記外部端子と前記内部端
子との間には、内部回路の特性インピーダンスと外部回
路の特性インピーダンスとの整合をとるための終端抵抗
が接続されていることを特徴とする半導体装置。A semiconductor element in which a circuit element is formed in a surface area of a semiconductor substrate and an electrode formed on the surface thereof, and a package that houses the semiconductor element and has an external terminal, an internal terminal, and an electric path connecting these terminals. In a semiconductor device in which an electrode of the semiconductor element and an internal terminal of the package are connected, a characteristic impedance of the internal circuit and a characteristic impedance of the external circuit is connected between the external terminal and the internal terminal. A semiconductor device characterized in that a terminating resistor is connected for matching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27318889A JPH03135052A (en) | 1989-10-20 | 1989-10-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27318889A JPH03135052A (en) | 1989-10-20 | 1989-10-20 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03135052A true JPH03135052A (en) | 1991-06-10 |
Family
ID=17524327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27318889A Pending JPH03135052A (en) | 1989-10-20 | 1989-10-20 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03135052A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011143617A (en) * | 2010-01-15 | 2011-07-28 | Fuji Xerox Co Ltd | Print head and image forming apparatus |
-
1989
- 1989-10-20 JP JP27318889A patent/JPH03135052A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011143617A (en) * | 2010-01-15 | 2011-07-28 | Fuji Xerox Co Ltd | Print head and image forming apparatus |
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