JP2637975B2 - Package for semiconductor device - Google Patents
Package for semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置用パッケージに関し、特にチップ
キャリヤパッケージを用いる半導体装置用パッケージに
関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device package, and more particularly to a semiconductor device package using a chip carrier package.
従来、この種の半導体装置用パッケージは、第３図に
示すようにアルミナセラミックの基板1a上に配線３−１
〜３−ｎのパターンを形成し、基板1a上に半導体チップ
２をはんだ又は導電性ペーストで接着し、配線３−１〜
３−ｎと半導体チップ２上の結線用パッド21とを金属線
で接続するというものであり、このときの配線３−１〜
３−ｎには入力用線路と出力用線路の区別はなく、同一
構成の配線が配置される構造であった。Conventionally, a semiconductor device package of this type, wiring on the third substrate 1 on a alumina ceramic as shown in Figure 3-1
Forming a pattern of to 3-n, the semiconductor chip 2 bonded with solder or conductive paste on the substrate 1 a, lines 3-1
3-n and the connection pads 21 on the semiconductor chip 2 are connected by metal lines.
In 3-n, there is no distinction between the input line and the output line, and the line has the same configuration.
上述した従来の半導体装置用パッケージでは、入力用
線路と出力用線路の区別がないので、入力用線路として
単一の配線を用いざるを得ず、そのため、高周波（例え
ば、1GHz以上）領域で動作する半導体チップに対して入
力信号に対するインピーダンスの整合がとれない。In the conventional semiconductor device package described above, since there is no distinction between the input line and the output line, a single wiring must be used as the input line, and therefore, it operates in a high frequency (for example, 1 GHz or more) region. Impedance matching with respect to an input signal cannot be performed with respect to a semiconductor chip.
一般に、高周波領域で使用する半導体装置の接続では
系の特性インピーダンスとして50Ωが選択されている。Generally, 50Ω is selected as a characteristic impedance of a system in connection of a semiconductor device used in a high frequency region.
一方、高周波領域で動作するIC、特にディジタルICに
ついては、信号入力はFETのソースホロワとしたものへ
のゲートへ導かれる方式が多く、従って、入力インピー
ダンスは一般的に106Ω程度のいわゆる高インピーダン
スとなっている。このため、系の特性インピーダンスと
しての50Ωとは整合がとれず、入力信号に対してはパッ
ケージの入口に50Ωのチップ抵抗を付加することで整合
をとっている。On the other hand, for ICs that operate in the high-frequency region, especially digital ICs, the signal input is often led to the gate to the source follower of the FET, and therefore the input impedance is generally a so-called high impedance of about 10 6 Ω. It has become. For this reason, it cannot be matched with 50Ω as the characteristic impedance of the system, and the input signal is matched by adding a 50Ω chip resistor at the entrance of the package.
しかしながら、この方法では、パッケージの入口の点
では入力信号と整合がとれているが、パッケージの内部
から実装している半導体チップまでの間は単一の配線で
あり、かつ、その先は高インピーダンスの半導体素子が
接続されているため、入力信号とはもはや整合の状態に
はなく実装した半導体チップに対して所望の特性を得る
ことが不可能となる。However, in this method, the input signal is matched at the point of entry of the package, but a single wiring is provided from the inside of the package to the mounted semiconductor chip, and the high impedance is beyond the single wiring. Is connected to the input signal no longer, and it becomes impossible to obtain desired characteristics with respect to the mounted semiconductor chip.
このインピーダンス不整合部分を短くするために、パ
ッケージの入口から半導体チップまでの距離を短くす
る、即ち、基板の面積を小さくすると多ピンの半導体チ
ップのための多数（例えば、10〜40本）の配線を配置で
きなくなるという欠点がある。又、不整合部分を短くし
たとしても無くすことはできないので、本質的に不整合
部分が残り実装した半導体チップに対して結局所望の特
性を得ることは不可能であるという欠点がある。In order to shorten the impedance mismatching portion, the distance from the entrance of the package to the semiconductor chip is shortened. That is, if the area of the substrate is reduced, a large number (for example, 10 to 40) of the multi-pin semiconductor chips are reduced. There is a disadvantage that wiring cannot be arranged. Further, since the mismatched portion cannot be eliminated even if it is shortened, there is a disadvantage that the mismatched portion essentially remains and it is impossible to obtain desired characteristics for the mounted semiconductor chip.
本発明の半導体装置用パッケージは、中央部に半導体
チップを搭載するための部分を備えた絶縁性の基板と、
パッケージ外部から前記半導体チップへの信号入力用に
前記基板の半導体チップ搭載側の面上に形成された配線
であって、前記基板の外周縁部から前記半導体チップの
方向に延びるマイクロストリップ線構造の第１の配線
と、整合用終端抵抗などのようなパッケージ外部の部品
等と前記第１の配線とを電気的に接続して前記第１の配
線をその特性インピーダンスの整合を取って終端させる
ために、前記外部の部品等と接続可能にされた配線であ
って、前記第１の配線から分岐して前記基板の外周縁部
に達するまで延びる第２の配線と、前記半導体チップか
らパッケージ外部への信号出力用に前記基板の半導体チ
ップ搭載側の面上に形成された配線であって、前記第１
の配線及び前記第２の配線からなる配線対と交互に少な
くとも一本が配置され、それぞれが前記基板の外周縁部
から前記半導体チップの方向に延びる第３の配線とを含
んで構成される。A semiconductor device package according to the present invention includes an insulating substrate having a portion for mounting a semiconductor chip in a central portion,
A wiring formed on a surface of the substrate on the semiconductor chip mounting side for signal input to the semiconductor chip from outside of the package, the wiring having a microstrip line structure extending in a direction of the semiconductor chip from an outer peripheral portion of the substrate. To electrically connect the first wiring with components outside the package such as a terminating resistor for matching and the first wiring and terminate the first wiring by matching the characteristic impedance thereof. A second wiring branched from the first wiring and extending until reaching an outer peripheral edge of the substrate; and a second wiring extending from the semiconductor chip to the outside of the package. A wiring formed on a surface of the substrate on a semiconductor chip mounting side for signal output of the first substrate;
At least one wire is alternately arranged with a wire pair consisting of the second wire and the second wire, each of which includes a third wire extending from the outer peripheral edge of the substrate toward the semiconductor chip.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例の平面図である。 FIG. 1 is a plan view of a first embodiment of the present invention.
第１図に示すように、絶縁性のアルミナセラミックの
基板１上の導体パターン11にははんだ又は導電ペースト
で半導体チップ２が接着される。基板１上にはマイクロ
ストリップ線構造の第１の配線としての入力信号線４
と、入力信号線４から分岐される第２の配線としての分
岐線５と、第３の配線としての出力信号線６とがそれぞ
れ所要数形成される。入力信号線４のボンディング部と
半導体チップ２の結線用パッド22が金属線７で接続さ
れ、出力信号線６と結線用パッド23が金属線７で接続さ
れる。As shown in FIG. 1, a semiconductor chip 2 is adhered to a conductor pattern 11 on an insulating alumina ceramic substrate 1 with solder or a conductive paste. An input signal line 4 as a first wiring of a microstrip line structure is provided on a substrate 1.
In addition, a required number of branch lines 5 as second wirings branched from the input signal lines 4 and a required number of output signal lines 6 as third wirings are formed. The bonding portion of the input signal line 4 and the connection pad 22 of the semiconductor chip 2 are connected by the metal line 7, and the output signal line 6 and the connection pad 23 are connected by the metal line 7.
第１の実施例では、信号線の特性インピーダンスは50
Ωとし、入力信号線４から分岐線５が分岐する場所は接
続用の金属線７のボンディング部の直前である。又、分
岐線５は基板１の入口で、整合用外付け抵抗（本実施例
の場合は、抵抗値50Ω）により整合終端される。更に、
入力信号線４と出力信号線６は交互に１本ずつ配置され
る。In the first embodiment, the characteristic impedance of the signal line is 50
Ω, and the branch of the branch line 5 from the input signal line 4 is immediately before the bonding portion of the connecting metal line 7. The branch line 5 is matched and terminated at the entrance of the substrate 1 by an external matching resistor (in this embodiment, a resistance value of 50Ω). Furthermore,
The input signal lines 4 and the output signal lines 6 are alternately arranged one by one.
このように構成することにより、入力信号に対し、結
線用パッド22から半導体チップ２の内部は高インピーダ
ンスであり、か、分岐線５が半導体チップ２への入力直
前で50Ωの負荷として働くことから、入力信号に対して
整合をとることが可能となる。又、分岐線５の先を終端
するのにオッシロスコープなどを用いることとし、入力
信号線４の特性インピーダンスに見合ったインピーダン
スのプローブ（本実施例の場合は、入力抵抗50Ωのプロ
ーブ）を接続すれば、半導体チップ２の直前での進号波
形をモニタすることも可能である。更に、入力信号線４
と出力信号線６が交互に並んでいるために、多ピンのIC
を実装する場合入出力線路を選択することが可能であり
多種のICの実装を同一の基板１を用いて行うことが可能
である。With this configuration, the input signal has a high impedance from the connection pad 22 to the inside of the semiconductor chip 2 from the connection pad 22, or the branch line 5 acts as a 50Ω load immediately before input to the semiconductor chip 2. , Input signals can be matched. In addition, an oscilloscope or the like is used to terminate the end of the branch line 5, and a probe having an impedance matching the characteristic impedance of the input signal line 4 (in this embodiment, a probe having an input resistance of 50Ω) is connected. It is also possible to monitor the decimal waveform immediately before the semiconductor chip 2. Further, the input signal line 4
And output signal line 6 are alternately arranged, so that a multi-pin IC
In this case, input / output lines can be selected, and various types of ICs can be mounted on the same substrate 1.
なお、入力信号線と出力信号線は１本ずつ交互に配置
するのではなく入力信号線の間に２本以上の出力信号線
を配置してもよい。又、入力信号線及び出力信号線の特
性インピーダンスは50Ωと限らず他の値でもよく、入力
信号線と出力信号線とで特性インピーダンスの値が異な
っていてもよい。The input signal lines and the output signal lines may not be alternately arranged one by one, but two or more output signal lines may be arranged between the input signal lines. Further, the characteristic impedance of the input signal line and the output signal line is not limited to 50Ω, and may be another value, and the input signal line and the output signal line may have different characteristic impedance values.
第２図は本発明の第２の実施例の平面図である。 FIG. 2 is a plan view of a second embodiment of the present invention.
第２図に示すように、絶縁性のアルミナセラミック基
板1bに半導体チップ2aが搭載される。基板1bには第１の
配線としての入力信号線4aと、第２の配線としての分岐
線5aと、第３の配線としての出力信号線6aとが形成され
る。As shown in FIG. 2, the semiconductor chip 2 a is mounted on an alumina ceramic substrate 1 b of the insulation. The substrate 1 b and the input signal line 4 a as a first wiring, a branch line 5 a as a second wiring, and the output signal line 6 a as the third wiring is formed.
上述した第１の実施例では、入力インピーダンスが高
い場合のICのインピーダンス整合をとるために、第１図
に示す半導体チップ２の入力直前で分岐させて終端させ
ていたが、第２の実施例では、マイクロ波IC（例えば、
増幅器等）を実装する場合である。In the above-described first embodiment, in order to match the impedance of the IC when the input impedance is high, the branch is terminated immediately before the input of the semiconductor chip 2 shown in FIG. Then, microwave IC (for example,
Amplifier).
高周波領域で使用される増幅器への場合、入力インピ
ーダンスは50Ωに比べて高くなるとは限らず一般に複雑
な値になる。このようなICに対して入力信号との整合を
とるために入力信号線4aの半導体チップ2aとの接続点の
まじかとは限らない途中に任意の特性インピーダンスの
分岐線5aを形成し、入力のインピーダンスを基板1bの外
から見たときに所望の帯域で50Ωとすることで所望の帯
域でのICの所定の特性とすることができる。In the case of an amplifier used in a high frequency region, the input impedance is not always higher than 50Ω and generally has a complicated value. Such form a branch line 5 a of any characteristic impedance on the way is not necessarily seriously or at the connection point between the semiconductor chip 2 a of the input signal line 4 a to matching between the input signal and the relative IC it can be a predetermined characteristic of the IC in a desired band by a 50Ω in a desired band when viewed impedance of the input from the outside of the substrate 1 b.
以上説明したように本発明は、信号配線がマイクロス
トリップ線構造であり、かつ信号入力用の第１の配線上
で第２の配線が分岐し分岐線路を持たない出力信号用の
少くとも１本の第３の配線と第１の配線とを交互に配置
することにより、半導体チップへの入力インピーダンス
を所定の値とすることができるので、実装した半導体チ
ップに対して所望の特性とすることができるという効果
がある。As described above, according to the present invention, the signal wiring has a microstrip line structure, and the second wiring branches on the first signal input wiring, and at least one signal for the output signal having no branch line is provided. By alternately arranging the third wiring and the first wiring, the input impedance to the semiconductor chip can be set to a predetermined value, so that desired characteristics can be obtained for the mounted semiconductor chip. There is an effect that can be.
第１図は本発明の第１の実施例の平面図、第２図は本発
明の第２の実施例の平面図、第３図は従来の半導体装置
用パッケージの一例の平面図である。 1,1a,1b……基板、2,2a……半導体チップ、３−１〜３
−ｎ……配線、4,4a……入力信号線、5,5a……分岐線、
6,6a……出力信号線、７……金属線、11……導電パター
ン、21〜23……結線用パッド。FIG. 1 is a plan view of a first embodiment of the present invention, FIG. 2 is a plan view of a second embodiment of the present invention, and FIG. 3 is a plan view of an example of a conventional semiconductor device package. 1,1 a , 1 b …… Substrate, 2,2 a …… Semiconductor chip, 3-1-3
-N ...... wiring, 4,4 a ...... input signal lines, 5,5 a ...... branch line,
6, 6a : output signal line, 7: metal line, 11: conductive pattern, 21 to 23: connection pad.
Claims (1)
分を備えた絶縁性の基板と、 パッケージ外部から前記半導体チップへの信号入力用に
前記基板の半導体チップ搭載側の面上に形成された配線
であって、前記基板の外周縁部から前記半導体チップの
方向に延びるマイクロストリップ線構造の第１の配線
と、 整合用終端抵抗などのようなパッケージ外部の部品等と
前記第１の配線とを電気的に接続して前記第１の配線を
その特性インピーダンスの整合を取って終端させるため
の、前記外部の部品等と接続可能にされた配線であっ
て、前記第１の配線から分岐して前記基板の外周縁部に
達するまで延びる第２の配線と、 前記半導体チップからパッケージ外部への信号出力用に
前記基板の半導体チップ搭載側の面上に形成された配線
であって、前記第１の配線及び前記第２の配線からなる
配線対と交互に少なくとも一本が配置され、それぞれが
前記基板の外周縁部から前記半導体チップの方向に延び
る第３の配線とを含むことを特徴とする半導体装置用パ
ッケージ。An insulating substrate provided with a portion for mounting a semiconductor chip in a central portion; and an insulating substrate formed on a surface of the substrate on a semiconductor chip mounting side for inputting a signal to the semiconductor chip from outside a package. A first wiring having a microstrip line structure extending in a direction of the semiconductor chip from an outer peripheral portion of the substrate, a component outside a package such as a terminating resistor for matching, and the first wiring For terminating the first wiring by matching the characteristic impedance of the first wiring and electrically connecting the external wiring to the external components, etc., wherein the first wiring is branched from the first wiring. A second wiring extending to reach an outer peripheral edge of the substrate; and a wiring formed on a surface of the substrate on a semiconductor chip mounting side of the substrate for outputting a signal from the semiconductor chip to the outside of the package. At least one wire is alternately arranged with a wire pair consisting of the first wire and the second wire, each of which includes a third wire extending in the direction of the semiconductor chip from an outer peripheral portion of the substrate. Characteristic package for semiconductor devices.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091160A JP2637975B2 (en) | 1987-04-13 | 1987-04-13 | Package for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091160A JP2637975B2 (en) | 1987-04-13 | 1987-04-13 | Package for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63256002A JPS63256002A (en) | 1988-10-24 |
| JP2637975B2 true JP2637975B2 (en) | 1997-08-06 |
Family
ID=14018742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091160A Expired - Lifetime JP2637975B2 (en) | 1987-04-13 | 1987-04-13 | Package for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2637975B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03195049A (en) * | 1989-12-25 | 1991-08-26 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1987
- 1987-04-13 JP JP62091160A patent/JP2637975B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63256002A (en) | 1988-10-24 |
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