JPH03132114A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH03132114A JPH03132114A JP1270880A JP27088089A JPH03132114A JP H03132114 A JPH03132114 A JP H03132114A JP 1270880 A JP1270880 A JP 1270880A JP 27088089 A JP27088089 A JP 27088089A JP H03132114 A JPH03132114 A JP H03132114A
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- JP
- Japan
- Prior art keywords
- input
- level
- switching control
- signal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力バッファ回路に関し、特に入出力特性を切
換えることのできる入カバノファ回路に関する。
換えることのできる入カバノファ回路に関する。
従来この種の入力バッファの回路は、入出力特性を切換
える場合、外部からの入力信号レベルに応じて入出力特
性を指定する為の制御信号を外部から入力する方法をと
っていた。（例えば特公昭６３−１３１６１３参照） 〔発明が解決しようとする課題〕 上述した従来の人力バッファ回路は、外部からの入力信
号レベルに応じて入出力特性を制御する信号を外部から
入力する構成となっているので、あらかじめ外部からの
入力信号レベルを調べる手間が入力信号の発信先が変わ
る度に必要となり、又、入力信号の発信先、及び入力バ
ッファ回路の個体差によっては正しく入力信号レベルの
判定ができなくなるという欠点がある。
える場合、外部からの入力信号レベルに応じて入出力特
性を指定する為の制御信号を外部から入力する方法をと
っていた。（例えば特公昭６３−１３１６１３参照） 〔発明が解決しようとする課題〕 上述した従来の人力バッファ回路は、外部からの入力信
号レベルに応じて入出力特性を制御する信号を外部から
入力する構成となっているので、あらかじめ外部からの
入力信号レベルを調べる手間が入力信号の発信先が変わ
る度に必要となり、又、入力信号の発信先、及び入力バ
ッファ回路の個体差によっては正しく入力信号レベルの
判定ができなくなるという欠点がある。
本発明の目的は、入出力特性を制御する信号を外部から
入力しなくても入力信号レベルに応じて最適の入出力特
性が得られる入カバソファ回路を提供することにある。
入力しなくても入力信号レベルに応じて最適の入出力特
性が得られる入カバソファ回路を提供することにある。
本発明の入力バッファ回路は、入力信号に対して所定の
しきい値電圧をもち前記入力信号のレベルが前記しきい
値電圧を越えたとき所定のレベルとなる第１のインバー
タ回路と、タイミング制御信号により前記第１のインバ
ータ回路の出力信号を保持し切換制御信号として出力す
る保持回路とを備えた切換制御回路と、接地端子と出力
端子との間に接続された一導電型の第１のトランジスタ
及び電源端子と前記出力端子との間に接続された逆導電
型の第２のトランジスタによシ形成された第２のインバ
ータ回路、一端を前記出力端子と接続し前記切換制御信
号のレベルに応じてオン・オフする一導電型の第３のト
ランジスタ、並びにこの第３のトランジスタの他端と前
記接地端子との間に接続されゲートに前記入力信号を入
力する一導電型の第４のトランジスタを備えた入力バッ
ファ部とを有している。
しきい値電圧をもち前記入力信号のレベルが前記しきい
値電圧を越えたとき所定のレベルとなる第１のインバー
タ回路と、タイミング制御信号により前記第１のインバ
ータ回路の出力信号を保持し切換制御信号として出力す
る保持回路とを備えた切換制御回路と、接地端子と出力
端子との間に接続された一導電型の第１のトランジスタ
及び電源端子と前記出力端子との間に接続された逆導電
型の第２のトランジスタによシ形成された第２のインバ
ータ回路、一端を前記出力端子と接続し前記切換制御信
号のレベルに応じてオン・オフする一導電型の第３のト
ランジスタ、並びにこの第３のトランジスタの他端と前
記接地端子との間に接続されゲートに前記入力信号を入
力する一導電型の第４のトランジスタを備えた入力バッ
ファ部とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、入力信号ＩＮに対して所定のしきい値電
圧ｖＴよ、ＶＴ□、■Ｔ３をもち入力信号ＩＮのレベル
がしきい値電圧ＶＴ ！ ｒ ＶＴ□、■７．を越えた
とキ低レベルとなる第１のインバータ回路１１．Ｉ２゜
Ｉ３と、タイミング制御信号ＶＣ９■ｏにより第１のイ
ンバータ回路Ｉｌ、Ｉ２．Ｉ３の出力信号を保持９反転
し切換制御信号■Ｓ １ ＋ ■Ｓ□、■８３として出
力する保持回路１１Ａ、 １１Ｂ、 １１ｃとをそれぞ
れ対応して備えた切換制御回路”Ａ＋ｌＢ＋ＩＣと、接
地端子と出力端子Ｔ。との間に接続されたＮ型の第１の
トランジスタＴ１及び電源端子と出力端子Ｔ。との間に
接続されたＰ型の第２のトランジスタＴ２により形成さ
れた第２のインバータ回路１１０゜一端を出力端子Ｔ。
圧ｖＴよ、ＶＴ□、■Ｔ３をもち入力信号ＩＮのレベル
がしきい値電圧ＶＴ ！ ｒ ＶＴ□、■７．を越えた
とキ低レベルとなる第１のインバータ回路１１．Ｉ２゜
Ｉ３と、タイミング制御信号ＶＣ９■ｏにより第１のイ
ンバータ回路Ｉｌ、Ｉ２．Ｉ３の出力信号を保持９反転
し切換制御信号■Ｓ １ ＋ ■Ｓ□、■８３として出
力する保持回路１１Ａ、 １１Ｂ、 １１ｃとをそれぞ
れ対応して備えた切換制御回路”Ａ＋ｌＢ＋ＩＣと、接
地端子と出力端子Ｔ。との間に接続されたＮ型の第１の
トランジスタＴ１及び電源端子と出力端子Ｔ。との間に
接続されたＰ型の第２のトランジスタＴ２により形成さ
れた第２のインバータ回路１１０゜一端を出力端子Ｔ。
と接続し対応する切換制御信号Ｖ８１．ＶＳ□、Ｖ８３
のレベルに応じてオン・オフするＮ型の第３のトランジ
スタＴ３．Ｔ５．Ｔ７、並びにこの第３のトランジスタ
Ｔ３．’ｒ５．Ｔ７の他端と接地端子との間にそれぞれ
対応して接続されゲートに入力信号ＩＮを入力するＮ型
の第４のトランジスタ’ｒ４．Ｔ５．Ｔ８を備えた入力
７２７７部２とを有する構成となっている。
のレベルに応じてオン・オフするＮ型の第３のトランジ
スタＴ３．Ｔ５．Ｔ７、並びにこの第３のトランジスタ
Ｔ３．’ｒ５．Ｔ７の他端と接地端子との間にそれぞれ
対応して接続されゲートに入力信号ＩＮを入力するＮ型
の第４のトランジスタ’ｒ４．Ｔ５．Ｔ８を備えた入力
７２７７部２とを有する構成となっている。
ここで、入カバソファ回路の基本形である０ＭＯ８型の
インバータについて説明する。
インバータについて説明する。
第２図に示す０ＭＯ８型のインバータにおいて、Ｎ型の
トランジスタＴＮおよびＰ型のトランジスタＴＰに流れ
る電流ＩＮ、ＩＰは、ゲート電圧を■６、これらトラン
ジスタＴＮ、Ｔ、のしきい値電圧をそれぞれＶＴＮ、Ｖ
ＴＰとすると、飽和領域の場合で表わされる。ここでＫ
ＰｔＫＮは比例定数で、移動度とチャネル幅の積に比例
しチャネル長に反比例する。
トランジスタＴＮおよびＰ型のトランジスタＴＰに流れ
る電流ＩＮ、ＩＰは、ゲート電圧を■６、これらトラン
ジスタＴＮ、Ｔ、のしきい値電圧をそれぞれＶＴＮ、Ｖ
ＴＰとすると、飽和領域の場合で表わされる。ここでＫ
ＰｔＫＮは比例定数で、移動度とチャネル幅の積に比例
しチャネル長に反比例する。
０ＭＯ８型のインバータの遷移電圧ｖＴｒはＩ、ＪＰと
すると である。（ただしβ＝ＫＰ／ＫＮ） 通常、ｌ ＶＴＰ ｌ ”； ＶＴＮに選ばれるが、こ
の時βヲハラメータとした０ＭＯ８型のインバータの入
出力特性を第３図に示す。
すると である。（ただしβ＝ＫＰ／ＫＮ） 通常、ｌ ＶＴＰ ｌ ”； ＶＴＮに選ばれるが、こ
の時βヲハラメータとした０ＭＯ８型のインバータの入
出力特性を第３図に示す。
β＝１のとき、即ちＫＰ＝ＫＮの場合（曲線ａ）、遷移
電圧ＶＴｒはＶＤＤ／２であり、β〈１のとき、即ちＫ
Ｐ＜ＫＮの場合（曲線ｂ）遷移電圧ＶＴｒはＶＤＤ／２
よりも入力電圧の低い方ヘシフトする。（ＶＴｒｔ）こ
の様に比例定数ＫＰ、ＫＮを所定の値に選ぶことによっ
て入力信号レベルに対応した入力バッファ回路として動
作させることができる。
電圧ＶＴｒはＶＤＤ／２であり、β〈１のとき、即ちＫ
Ｐ＜ＫＮの場合（曲線ｂ）遷移電圧ＶＴｒはＶＤＤ／２
よりも入力電圧の低い方ヘシフトする。（ＶＴｒｔ）こ
の様に比例定数ＫＰ、ＫＮを所定の値に選ぶことによっ
て入力信号レベルに対応した入力バッファ回路として動
作させることができる。
比例定数ＫＰ、ＫＮは、移動度とチャネル幅の積に比例
しチャネル長に反比例するが、移動度は定なので入力信
号レベルを変化させるには、チャネル幅、チャネル長を
変化させ、比例定数ＫＰ。
しチャネル長に反比例するが、移動度は定なので入力信
号レベルを変化させるには、チャネル幅、チャネル長を
変化させ、比例定数ＫＰ。
ＫＮ１言い換えればトランジスタの相互コンダクタンス
を変化さそる必要がある。
を変化さそる必要がある。
次に、本実施例の動作について説明する。
切換制御回路ＩＡ−１ｏのインバータＩｌ、Ｉ２゜Ｉ３
の入出力特性が第４図に示すような特性となるようにそ
れぞれの相互コンダクタンスを設定する。
の入出力特性が第４図に示すような特性となるようにそ
れぞれの相互コンダクタンスを設定する。
いま、外部からの入力信号ＩＮのレベルをサンプリング
するタイミング制御信号ｖＴｃが、高レベルとなるとき
、入力信号ＩＮのレベルを入力すると、その入力信号Ｉ
Ｎのレベルによりインバータ■１〜■３の出力値は決定
される。
するタイミング制御信号ｖＴｃが、高レベルとなるとき
、入力信号ＩＮのレベルを入力すると、その入力信号Ｉ
Ｎのレベルによりインバータ■１〜■３の出力値は決定
される。
この出力値はタイミング制御信号ＶＣが低レベルとなっ
た後も保持回路１１Ａ〜ｌｌｃにより保持され、切換制
御信号Ｖ８□〜ｖＳ３を得る。すなわち、入力信号ＩＮ
の高レベルの電圧をｖｌＨとすれば、第４図よりｖｌＨ
＜ＶＴｌのときは切換制御信号Ｖ８□。
た後も保持回路１１Ａ〜ｌｌｃにより保持され、切換制
御信号Ｖ８□〜ｖＳ３を得る。すなわち、入力信号ＩＮ
の高レベルの電圧をｖｌＨとすれば、第４図よりｖｌＨ
＜ＶＴｌのときは切換制御信号Ｖ８□。
ｖｓ□ｌ ｖｓａは全て高レベル、又ＶＴ□＜ＶｌＨ＜
ＶＴ□のときは切換制御信号■８□は低レベル、切換制
御信号ｖ８□、Ｖ８３は高レベルというように入力信号
ＩＮの電圧ＶＩＨにより切換制御信号Ｖ８□〜ＶＳ３の
値が設定される。（第１表参照） 第１表 この切換制御信号Ｖ８１〜ＶＳ３により入カバソファ部
２のトランジスタＴ３．Ｔ５．Ｔ７の導通状態を制御し
、Ｐ型のトランジスタＴ２の相互コンダクタンスニ対す
るＮ型のトランジスタＴｌ、Ｔ３〜Ｔ８の全体の相互コ
ンダスを変化させ、入カバノファ部の遷移電圧１ ｖＴ
ｒ ｌを変化させることができる。
ＶＴ□のときは切換制御信号■８□は低レベル、切換制
御信号ｖ８□、Ｖ８３は高レベルというように入力信号
ＩＮの電圧ＶＩＨにより切換制御信号Ｖ８□〜ＶＳ３の
値が設定される。（第１表参照） 第１表 この切換制御信号Ｖ８１〜ＶＳ３により入カバソファ部
２のトランジスタＴ３．Ｔ５．Ｔ７の導通状態を制御し
、Ｐ型のトランジスタＴ２の相互コンダクタンスニ対す
るＮ型のトランジスタＴｌ、Ｔ３〜Ｔ８の全体の相互コ
ンダスを変化させ、入カバノファ部の遷移電圧１ ｖＴ
ｒ ｌを変化させることができる。
このとき、それぞれ入出力特性の異なるインバータ１１
．Ｉ２．Ｉ３と入カバソファ部２の入出力特性との関係
を第５図に示す様に、入カバノファ部２の各トランジス
タの相互コンダクタンスを設定しておけば、入力バノフ
ァ部２は常に入力信号に対し最適な入出力特性を持つこ
とが可能である。
．Ｉ２．Ｉ３と入カバソファ部２の入出力特性との関係
を第５図に示す様に、入カバノファ部２の各トランジス
タの相互コンダクタンスを設定しておけば、入力バノフ
ァ部２は常に入力信号に対し最適な入出力特性を持つこ
とが可能である。
なお、第５図は各状態Ａ−Ｄにおける入力バノファ部２
の入出力特性であり、ＶＴＡ ＝ ＶＴＤは各状態のし
きい値電圧である。
の入出力特性であり、ＶＴＡ ＝ ＶＴＤは各状態のし
きい値電圧である。
以上説明したように本発明は、外部からの入力信号のレ
ベルをサンプリングして作成した切換制御信号で入カバ
ソファ部の入出力特性を入力信号のレベルに応じて切換
える構成とすることにより、外部から切換え制御する必
要がなくなり、しかも入力信号のレベルに対して最適な
ものとすることができる効果がある。又、入カバソファ
の遷移電圧及び制御信号の設定のし方により、雑音除去
回路としての特性をも持たすことも可能である。
ベルをサンプリングして作成した切換制御信号で入カバ
ソファ部の入出力特性を入力信号のレベルに応じて切換
える構成とすることにより、外部から切換え制御する必
要がなくなり、しかも入力信号のレベルに対して最適な
ものとすることができる効果がある。又、入カバソファ
の遷移電圧及び制御信号の設定のし方により、雑音除去
回路としての特性をも持たすことも可能である。
第１図は本発明の一実施例を示す回路図、第２図及び第
３図はそれぞれ第１図に示された実施例の入カバソファ
部の基本動作を説明するだめの基本等価回路図及び特性
図、第４図及び第５図は第１図に示された実施例の第１
のインバータの入出力特性図及び入力バノファ部の入出
力特性図である。 １Ａ〜１ｃ・・・切換制御回路、２・・・入カパノファ
部、１１Ａ〜１１ｃ・・・保持回路、０１〜ｃ３・・・
クロックドインバータ、Ｉ １〜Ｉ １０ ・、インバ
ータ、ＴＩ−Ｔ８゜１’、、Ｔ、・・・トランジスタ、
Ｔｆｌ〜’ｒｒ３・・・トランスファゲート。
３図はそれぞれ第１図に示された実施例の入カバソファ
部の基本動作を説明するだめの基本等価回路図及び特性
図、第４図及び第５図は第１図に示された実施例の第１
のインバータの入出力特性図及び入力バノファ部の入出
力特性図である。 １Ａ〜１ｃ・・・切換制御回路、２・・・入カパノファ
部、１１Ａ〜１１ｃ・・・保持回路、０１〜ｃ３・・・
クロックドインバータ、Ｉ １〜Ｉ １０ ・、インバ
ータ、ＴＩ−Ｔ８゜１’、、Ｔ、・・・トランジスタ、
Ｔｆｌ〜’ｒｒ３・・・トランスファゲート。
Claims (1)
- 入力信号に対して所定のしきい値電圧をもち前記入力信
号のレベルが前記しきい値電圧を越えたとき所定のレベ
ルとなる第１のインバータ回路と、タイミング制御信号
により前記第１のインバータ回路の出力信号を保持し切
換制御信号として出力する保持回路とを備えた切換制御
回路と、接地端子と出力端子との間に接続された一導電
型の第１のトランジスタ及び電源端子と前記出力端子と
の間に接続された逆導電型の第２のトランジスタにより
形成された第２のインバータ回路、一端を前記出力端子
と接続し前記切換制御信号のレベルに応じてオン・オフ
する一導電型の第３のトランジスタ、並びにこの第３の
トランジスタの他端と前記接地端子との間に接続されゲ
ートに前記入力信号を入力する一導電型の第４のトラン
ジスタを備えた入力バッファ部とを有することを特徴と
する入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270880A JPH03132114A (ja) | 1989-10-17 | 1989-10-17 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270880A JPH03132114A (ja) | 1989-10-17 | 1989-10-17 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132114A true JPH03132114A (ja) | 1991-06-05 |
Family
ID=17492254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1270880A Pending JPH03132114A (ja) | 1989-10-17 | 1989-10-17 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132114A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013219809A (ja) * | 2005-02-28 | 2013-10-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1989
- 1989-10-17 JP JP1270880A patent/JPH03132114A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013219809A (ja) * | 2005-02-28 | 2013-10-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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