JPH03129521A - 分類加速装置の安定分類 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、分類加速装置に関し、特に、リバウンド分類
装置を併合装置として使用して多数のレコードを迅速に
且つ効率良く分類することの出来る分類加速装置に関す
る。本発明の加速装置は、極めて少ない部品を使用し、
その他の点では安価に製造することが出来、上位コンピ
ュータとは独立に作動し、信頼性が高い。

（従来技術とその問題点） 分類アルゴリズムのパイプライン方式ＶＬＳ　Ｉ装置は
公知である。ＩＢＭの開発したリバウンド分類装置は、
データが左側に沿って流れ下り、右側に沿って流れ上る
Ｕ形状のパイプラインを成すものとして視覚化すること
の出来る一組の処理要素を含む。該処理要素は、同時に
作動して、分類処理を高速化する。各要素は、二つのレ
コードからのデータを比較し、その比較の結果に応じて
、左側に沿っての垂直下降運動及び右側に沿っての垂直
上昇運動を行うか、又は、「比較的に重い」レコードが
左下方へ動かされ且つｒ比較的に軽い」レコードが右上
方へ動かされて結局は右側の上端から分類された順に出
てゆくこととなる様に水平交換を行う。この種のリバウ
ンド分類装置は、分類操作の高速化に利点を有するが、
所要のハードウェアのコストが高いので、特に多数のレ
コードを分類するために斯かる分類装置を広く使用する
ことが出来なかった。

複数の処理要素を使う他の種類の分類システムが提案さ
れている。しかし、全ての既知の種類のシステムには、
特に作動速度、ハードウェアのコスト、安定性及び信頼
性に関して限界がある。

（発明の概要） 本発明の成る面は、従来の分類装置の問題の根源及び限
界の発見と認識に関する。処理動作が数個の要素によっ
て同時に行われる分類装置は、分類操作を高速化するの
には有利であるが、分類できるレコードの個数が限られ
ているという点で限界がある。例えば、前述のＩＢＭの
分類装置は、分類要素の総数より一つだけ多いレコード
を含むレコードのグループを分類できる。よって、１５
個の処理要素は、最大で１６個のレコードを含むグルー
プを分類する。大規模な分類では、斯かるシステムを使
うハードウェアの量とコストとは膨大となる。

本発明の分類加速装置にはリバウンド分類装置を設けら
れ、限られた数の処理要素が同時に作動して割合に少数
のレコードをグループに分類する。

この時、同じリバウンド分類装置が、分類されたグルー
プを併合して、より小さなグループのレコードの全てを
分類された順に包含する大きなグループにするのにも使
われる。本発明の分類加速装置では、例えば１６個のデ
ータ項目を分類するハードウェアが、１６路・併合を行
うのにも使われる。分類されるべきレコードの個数が大
きくなっても、大分類のための処理要素の数を増やす必
要はない。

本発明を取り入れた分類加速装置は、典型的にはアドレ
ス及びデータのバスを通じて上位コンピュータと上位メ
モリーとに接続される。該分類加速装置は、上位処理装
置とは独立に作動してレコードを高速で分類し、その分
類されたレコードを上位メモリーに格納する。該分類加
速装置の独立動作によって、上位コンピュータは、分類
及び併合操作が行われているときに自由に他の操作を行
うことが出来る。

好適な実施例では、分類加速装置は、入力部と、出力部
と、分類制御部と、分類部とを含む。分類制御部は、入
力部を制御してレコードのグループを分類部へ逐次に送
らせると共に、出力部を制御して複数の分類されたグル
ープを局所作業メモリー又は上位コンピュータのメモリ
ーの作業部分に格納させる。入力部、分類部、及び出力
部は、分類制御部から制御されて、レコードのグループ
を未分類の順序で受け取り、次にこのレコードのグルー
プの分類を、分類された順序で該グループを格納する。

これは、次に、分類されたレコードのグループを併合し
て、大きな分類されたグループ又はストリングにする。

該分類加速装置の分類部は、１期間に、成る最大個数の
レコードを下降順又は上昇順に分類することが出来、そ
の数は、成る実施例では１６である。分類された１６の
グループが作られると、これらのグループを一連の操作
を通じて併合して一つの大きな分類済みストリングとす
ることが出来る。１６個の大きな分類済みストリングが
作られると、それらは併合されて、より長いストリング
となる。全てのレコードが分類されるまで、各回で１６
倍大きなストリングを作りながら、このプロセスが繰り
返される。この方法は、Ｎｌｏｇｗを越えない値に比例
する速度で分類をするが、ここでＮはレコードの数であ
り、Ｗは処理要素の数よりＩだけ大きい数である。

この様な分類及び併合の機能を達成するために、分類部
又はリバウンド分類装置は僅かに１５個の処理要素を有
するだけでよい。処理要素はレコードのキーバイトを比
較して順序を決める。処理要素は、２個のレコード記憶
要素を介して互いに接続される。処理要素及びレコード
記憶要素の構成は垂直のコラムを見ることが出来、新た
に入力されたレコードは該コラムの頂部左側に入り、分
類されたレコードは該コラムの頂部右側から出てゆ（０ レコードは１６個のグループに分類され、格納部又は作
業空間メモリーに格納される。充分な数のグループが分
類された後、併合操作が始まる。

併合のために、どの分類されたグループに属するかを示
すタグが各レコードに付される。上昇分類では、各グル
ープの最小のレコードは、リバウンド分類装置から押し
出されるまでリバウンド分類装置内に置かれる。このレ
コードは、分類された各グループの最小のレコードの全
集合のうちの最小のレコードである。リバウンド分類装
置に送り込まれた次のレコードは、全てのレコードのう
ちの最小のレコードを以前から含んでいたグループから
逐次に選択される。この新しいレコードは、分類された
グループに由来するものであるので、最初の最小のレコ
ードに等しいか又はそれより大きくなければならない。

この手順は継続され、新しいレコードは、最後に出力さ
れたレコードの出所となったグループから選択される。

全てのストリングが使い尽くされると、併合は完了し、
分類済みレコードの一つの大きなグループが出来ている
。

本発明の分類及び併合機能を迅速に且つ効率的に達成す
るために、本設計に色々な特徴か取り入れられる。外部
ハードウェアとの協働で、データか該分類加速装置に入
った点から、それか上位処理装置に戻るまで、そのデー
タは変造に関して検査される。それらのレコードが強化
されたリバウンド分類装置から出た後、となり合うレコ
ードの大きさを比較して、それらか適切に並べられてい
るか否か判定することによって、該分類加速装置の分類
及び併合特徴の正しい動作も検査される。

データが該システムを通過する際に該データの保全性を
検査する二つの方法が使われる。第１の方法では、バイ
トパリティを使ってデータ伝送のエラーを検出する。デ
ータの８ビツトは９個のビット値でひ表される。余分の
ビットは、データの出所で計算されたパリティ値を示す
。レコードの保全性は、送信されたデータからパリティ
値を計算し直し、その新しく計算された値を、送信され
たパリティビットと比較することによって検査される。

不一致は、伝送エラーを示す。

データ保全性を保証するために使われる第２の方法は、
２レベル検査合計方式を使用する。検査合計は、各レコ
ードがリバウンド分類装置に入ってくるときに多数のバ
イトに対して計算される。

検査合計は、後に、強化されたリバウンド分類装置から
レコードが出てゆくときに計算し直されて、先に計算さ
れていた検査合計と比較される。この比較により、リバ
ウンド分類装置で発生することある２種類のエラーが検
査される。第１の種類のエラーは、データ経路での単一
ビット故障（記憶要素故障を含む）に由来し、第２の種
類は、レコード同士の間の不適切に制御されたバイトの
スワッスング（交換）に由来する（処理要素制御故障）
分類順序検査装置は、強化されたリバウンド分類装置か
ら出てゆくレコードを、適切な分類について検査する。

シフトレジスターとして作用する特別の記憶要素は、一
つのレコードを保持し、比較論理と協働して、分類され
たレコードが適切な順序に並べられているか否か判定す
る。該比較論理の出力は、リバウンド分類装置がレコー
ドを不適切に分類したか否かを示す。

分類順序検査装置は、隣接するレコードのキーが等しい
か否かを示す「タイ」ビットも提供する。

ユーザーソフトウェアは、この「タイ」ビットを利用し
て、分類加速装置の容量を越えたキーフィルドに対して
分類を行うか、或いはユーザーが重複するレコードの分
類後除去を行うのを補助する。

本発明に従って構成された分類加速装置は、好適な実施
例では、ハードウェア要件を極めて小さくしながら、多
数のレコードの高速で安定した分類を達成する特徴を更
に含んでいる。一つの特徴は、分類加速装置で多数の分
類／併合を行うためのパイプライン制御である。このパ
イプライン制御は、異なるグループからのレコードを混
合せずに、且つ、新しいレコードのグループを該リバウ
ンド分類装置で分類する前に該リバウンド分類装置から
見かけレコードを流すことを必要とせずに、レコードの
グループを分類することを可能にする。

該パイプライン制御は、先のグループの最後のレコード
が第１処理要素によって検査された直後に分類加速装置
が新しいレコードのグループをリバウンド分類装置に押
し込み始めることを可能にする。パイプライン制御は、
リバウンド分類装置と並列の一系統のシフトレジスター
により達成される。新しいレコードのグループがリバウ
ンド分類装置に入る時、新しいレコードの組がリバウン
ド分類装置に入ったことを示す境界値が第１パイプライ
ンシフトレジスターにセットされる。該境界値は、第１
のレコードと共に、処理要素を通過するとき、シフトレ
ジスターの該系列を通してシフトされる。数値は、該処
理要素に対して、該境界値に続くレコードを、他のグル
ープのレコードと比較してはならないことを示す。この
様にして、リバウンド分類装置は完全にレコードが装填
された状態に保たれることが出来、レコードの随意の数
の異なるグループのレコードのローディング及びアンロ
ーディングが重なり合うことが可能となる。

分類加速装置の他の特徴は、安定分類の実行に関する。

安定分類は、等しいキーを持ったレコードは、入る際と
同じ相対的順序で分類加速装置から出てゆく様な分類で
ある。安定分類は、等しいキーを持ったレコードの順序
が既に決まっている様なアプリケーションで必要とされ
るものである。

安定分類をリバウンド分類装置に組み込むために、追加
のハードウェアが付加され、アルゴリズムが修正されて
いる。

安定分類は、レコードの出所であるグループにより、そ
のレコードを識別するビットをセットすることによって
実施される。このグループ指定は、等しいキーを有する
異なるグループからのレコードを、入ってきた順序でリ
バウンド分類装置から出てゆかせる。「順序」ビットは
、等しいキーを持った同じグループからのレコードを、
入ってきた順にリバウンド分類装置から出てゆかせる。

分類加速装置の他の特徴は、データを格納するのに要す
るメモリーの量のより約１０％程度大きい作業空間メモ
リーを必要とするに過ぎなくする様な併合先読み／メモ
リー管理構成に関する。この特徴は、メモリーの使用効
率を高めるだけでなく、作業空間メモリーを線型拡張し
、これにより作業空間の上位システム管理を簡単にする
。最適の併合により、データを処理する回数が減り、従
って、併合／分類アルゴリズムを実行するのに要する時
間が短くなる。

作業空間記憶装置の割付は、分類制御部によって管理さ
れる。分類制御部は、分類されたデータに充分な記憶装
置が配分されているか否かを判定する。好適な実施例で
は、拡張された併合／分類アルゴリズムが入カフニーズ
及び出力フェーズの使用により分類及び併合の順序づけ
を制御する。

入力フェーズは、分類及び併合から成り、入力ストリン
グを構成する未分類レコードの全てが、レコードのグル
ープを分類することにより又はレコードのグループを併
合することによって処理され終わるまで、続く。全ての
入力レコードが分類又は併合された後、出力フェーズが
始まる。

この時点で、作業空間記憶装置の複数の領域に数個の分
類済みグループ又はストリングがある。

出力フェーズは、一連の併合と、これに続く、レコード
の分類を完了させる最後の併合とから成る。

分類加速装置の併合機能の速度を更に高めるために、分
類加速装置はストリング番号又はタグ抽出先読み特徴を
利用する。本発明のこの特徴は、分類制御部により作ら
れた、与えられたレコードがどの入力ストリングに由来
するものであるのかを示す情報を利用する。この情報は
、分類制御部が次のレコードをリバウンド分類装置に送
ることを可能にするために必要である。先に記載したよ
うに、適切な併合は、次の入力レコードが最後の出力レ
コードと同じグループに由来するレコードであることを
必要とする。若しストリング情報が分類制御部に送られ
るのが遅過ぎると、リバウンド分類装置は次の入力レコ
ードを待ちながら機能停止する。大概の場合、タグ先読
みは次の分類済みレコードがリバウンド分類装置から出
てゆく前にタグ情報を分類制御部に提供する。これによ
り、次の入力レコードはリバウンド分類装置の入力で待
機することが出来るので、併合操作に遅延は生じない。

タグ先読み論理は、最小のレコードのグループ（上昇分
類の場合）を、それが実際に該分類装置から出力される
前に、早く決定する。これにより、次のレコードが出力
される前に分類加速装置は次の入力レコードへアクセス
を開始することが出来る。この技術を使って、非常に短
いレコードの場合、又は分類判定がレコードに対して非
常に遅くなされる場合を除いて、併合のレコード間遅延
を完全に無くすることが出来る。

該分類加速装置の一つの付加的特徴は、指標付けを行っ
て、レコード記憶要素として使われる可変長シフトレジ
スターを実現する循環ＲＡＭを使用することである。レ
コードデータが処理要素間を通過する該レコードデータ
を保持するためにＲＡＭが使われる。この方法では、色
々なレコードの大きさに対処する様に、１ビツト可変長
シフトレジスターがプログラムされる。該ビットは、該
可変長シフトレジスターを通してシフトされるとき、Ｒ
ＡＭの各行を順次に作動可能に、ＲＡＭはデータを読み
出すか又は書き込む。よって、この特徴は、極めて少な
い量の論理を使いながら、長さが可変となる様にしてシ
フトレジスターを実現する。この方法は、低速で、作動
に多量の電力を要するデータ用シフトレジスターを使用
しない。

他の特徴及び利点は、添付図面と関連させて以下の詳し
い記述を読むことにより、もつと充分に理解できる。

（実施例） 参照数字１０は、本発明の原理に従って構成された分類
加速装置を示す。分類加速装置ｌＯは、アドレス及びデ
ータバス１３を通じて上位コンピュータ１１、上位メモ
リー１２、及び作業空間メモリー１８に接続されており
、上位コンピュータ１１からコマンドデータを受信して
、上位メモリー１２に格納されているレコードを分類し
、その分類したレコードをメモリー１２に格納するよう
になっている。

コマンドデータは、例えば、分類されるべきレコードの
一グループのメモリー１２におけるスタートアドレス又
は併合されるべきレコードのスタートアドレス、各グル
ープ内のレコードの長さ、各レコード内のキーフィール
ドの長さ、所望の分類のモード、グループ内のレコード
の数、及び分類済みレコードを格納するメモリー１２内
のスタートアドレスを含む。このコマンドデータの受信
後、分類加速装置１０は、上位処理装置とは独立に作動
して、指定されたレコードを高速で分類又は併合し、そ
の分類されたレコードを上位メモリー１２に格納する。

上位コンピュータは、コマンド信号を分類加速装置１０
に供給した後、他の操作を自由に行う。

図示の分類加速装置ＩＯは、システムインターフェース
１５を通じて上位バス１３に接続された局所アドレス及
びデータバス１４を含む。作業空間を提供する局所メモ
リー１６は、局所バス１４に接続されている。局所メモ
リー１６は随意のものであるが、作業空間は図示のシス
テムに必要なものである。図示の局所メモリー１６の代
わりに、或いは、それに加えて、上位メモリー１２の一
部を使って、局所メモリー１６の提供する作業空間の代
わりとなる作業空間を設けることが出来る。

局所バス１４は、入力部２１、出力部２２、及び分類順
序づけ装置３４に接続するインターフェース２０を通じ
てリバウンド分類装置１８に接続されている。図示の様
に、入力部２１は、パリティ検査装置２３、バッファー
２４、ＬＷ（長ワード）力）らバイトへのアンパック装
置２５、タグ挿入装置２６及び検査パリティ／検査合計
計算装置２７を含む。出力部２２は、順序検査装置２９
を通じて分類装置１８に接続されており、検査合計及び
パリティ生成装置３０、バイトから長ワードへのパッカ
ー３１、長ワードバッファー３２及びパリティ検査／生
成回路３３を含む。

リバウンド分類装置１８及びインターフェース２０は分
類順序づけ装置３４に接続されており、この装置３４は
、上位プロセッサ１１から送られたコマンドデータを受
信し、後述するように入力、分類、格納、併合及び出力
の動作を監視し制御する。分類順序つけ装置３４は、レ
ジスターアレイ３５と、ＲＯＭ３８に格納されているマ
イクロプログラムから作動する命令レジスター３７に接
続されたＡＬＵ３６とを含む。ＡＬＵ３７は、入力、分
類、併合及び出力の操作の管理制御を行う。分類順序つ
け装置３４は、分類順序、タグ先読み及び雑務制御回路
３９を含む。分類操作及び併合操作中にメモリーからレ
コードを迅速に取り出すために入力部２１に送られたア
ドレスを選択すると共に、他の機能も実行する。

強化されたリバウンド分類装置１８は、１６個のレコー
ドのグループに対して、該レコードのキーの審査を通じ
て同時処理操作を実行するように設計されている。これ
は、その処理操作が実行される１５個の部４０−５４を
含み、この部の個数は、処理されるグループのレコード
の個数よりｌだけ少ない。部４０−５４の各々は、処理
要素と、付随のレコード記憶要素とを含む。リバウンド
分類装置１８の特徴は、記憶回路５６の使用を通じてレ
コード記憶要素を実現することに関し、この回路５６は
、ＲＡＭ及び読み書き回路を含み、ＲＡＭインデックス
回路５８の制御下で作動する。

別の特徴はレコードの別々のグループの混合を防止しな
がら遅延を防ぐために、強化されたリバウンド分類装置
１８への装填及び排出を制御するパイプライン制御回路
６０の設置に関する。レコード制御回路６２は、部４０
−５４の処理要素とパイプライン制御回路６０とにタイ
ミング信号を供給する。

追加の特徴は、ハードウェア要件を小さくし且つ他の利
点を達成しながら多数のレコードの高速分類を達成出来
る態様で分類及び併合の両方を行うための強化リバウン
ド分類装置１８の使用に関する。特別の特徴は、後述す
るように、安定した信頼できるレコード分類及び分類済
みレコードの併合を容易にする態様で、処理操作中に個
々のレコードを識別することに関する。

以上に記載した分類加速装置の作動時には、コマンドデ
ータが最初にインターフェース部を通じて分類順序づけ
装置３４に送られる。分類順序づけ装置３４は、入力さ
れるべきレコードの各グループの第ルコードの開始アド
レス、該グループのレコードの長さ、各レコードのキー
フィールドの長さ、レコードの個数及び開始アドレス、
並びに、分類済みレコードを格納するべき場所に関する
他のデータを含む、対応する制御データを作ってレジス
ターアレイ３５に格納する。コマンドデータが分類順序
づけ装置３４を通じて送られた後、次の動作が始まり、
入力部２１はアドレス回路２３を使ってレコードデータ
を上位メモリー１２から取り出し、次に、入力部２１は
バイト挿入装置２５を使って、修正されたレコードを作
る。修正されたレコードの連続的なストリームをリバウ
ンド分類装置１８に送ることが出来、各々の修正された
レコードは成る偶数個の逐次バイトから成る。

好ましくは、修正されたレコードは、各々、第２図に示
されている形を有し、該分類装置に最初に入る先行の１
個以上のキーバイトにと、これに続くタグバイトＴ（バ
イト挿入装置２５により付加される）と、１個以上のデ
ータバイトＤとを含む。レコード中に偶数個のバイトを
得ることが必要な場合には後続のパッドバイトＰが、図
示の様に、バイト挿入装置２５により各レコードに付加
される。

タグバイトＴの挿入は、与えられたレコードの出所とし
ての入力ストリングを確実に且つ効率的に識別すること
を可能にし、且つ後述するように迅速な併合操作を容易
にする特徴である。他の特徴によると、後述するように
、高度に安定した分類操作を保証するために使われる「
順序ｊビットを各レコードが含んでおり、この「順序」
ビットは好ましくはタグバイトに包含される。

操作の入力フェーズでは、分類操作が行われて１６個の
レコードが図示のリバウンド分類装置１８の中ヘシフト
される。一つのグループの最後のレコードがリバウンド
分類装置１８内にシフトされると同時に、そのグループ
の１６個のレコードは、分類された順に該リバウンド分
類装置から出始める。この様にして１６個のレコードの
分類済みストリングが形成され、出力部２２によって作
業空間メモリー１６に送り込まれる。

他の特徴は、動作速度を高めるパイプライン制御回路６
０の使用に関する。１６個のレコードの各分類済みグル
ープがリバウンド分類装置１８から出てゆくとき、他の
分類動作が開始されて他の１６個のレコードのグループ
が実際上同時にリバウンド分類装置１８内にシフトされ
る。パイプライン制御回路６０は、この二つのグループ
のレコードを混合せずにこの操作を行わせる様に設計さ
れている。

１６個のレコードの第２のスＩ・リングが分類されて出
力部２２によって送られて作業空間メモリー１６に格納
されてゆくとき、１６個のレコードの第３のグループが
リバウンド分類装置１８内にシフトされてゆき、次に、
各々１６個の分類済みレコードから成る１６個のストリ
ングが作業空間メモリー１６に格納されるまで第４及び
後続の１６個のレコードのグループがシフトされてゆ（
。

後に詳しく説明するように、ｒアップ併合」操作が行わ
れ、この操作により、各々１６個のレコードから成る１
６個の分類済みストリングからレコードが取り出されて
リバウンド分類装置１８内にシフトされて、２５６個の
分類済みレコードから成る単一のストリングが形成され
、これが作業空間メモリーに格納される。最後のレコー
ド又は分類又は併合の直後に併合を開始することが出来
る。

２５６個のレコードの単一のストリングが格納された後
、他の分類操作が行われて、各々１６個のレコードから
成る他の１６個のストリングが作業空間メモリー１６に
格納され、その後に他のアップ併合操作が行われて２５
６個の分類済みレコードの第２のストリングが形成され
格納される。

各々２５６個のレコードから成る１６個のストリングが
形成され格納された後、更に他のアップ併合操作を行っ
て４０９６個のレコードから成る単一のストリングを形
成し格納すことが出来る。

入力ストリングが４０９６個より多いレコードを有する
ならば、入力ストリング全体が処理されるまで、追加の
分類及びアップ併合操作が行われる。入力フェーズでは
、レコードは全て４０９６個のレコードを包含する数個
のストリングに分類されるが、最後のストリングだけは
例外で、入力ストリングの長さに応じて４０９６個の少
ないレコードを包含することがある。形成されることの
出来るストリングの数は、使用可能なメモリーによって
のみ限定される。

入力フェーズの分類及びアップ併合操作が完了すると、
出力フェーズが始まって、必要に応じて併合が行われて
ストリングの数が１６以下に減らされ、次に最後の併合
が行われて分類済みレコードが上位メモリー１２の、上
位コンピュータ１１からの最初のコマンドで指定される
アドレスから始まるアドレスに直接書き込まれる。更に
他の特徴は、併合されるべきストリングの作業メモリー
又は中間メモリーにおける格納の管理と、格納されてい
るストリングを中間メモリーから併合のためにリバウン
ド分類装置１８に供給する方法とに関する。

分類加速装置ｌＯは、パリティ及び検査合計の検査を含
む検査操作に関連する特徴も含んでおり、これらの検査
は、処理エラーを検出すると共に、分類加速装置１０か
ら出力される分類済みレコードの保全性を保証しながら
最適な分類及び併合の操作が出来る様に行われる。

分類加速装置ｌＯの心臓部は、第３図に単純化された形
で示されているリバウンド分類装置１８である。第４Ａ
図及び第４Ｂ図は、該分類装置中のデータの流れの、簡
単化された例を示す。リバウンド分類装置１８の構成は
、第５図に詳しく示されており、分類装置１８の個々の
回路は他の図に示されている。

分類装置１８は、典型的には名前又は番号のＡＳＣＩＩ
表示を提供するバイトであるレコードのキーに割り当て
られた数値に一致する順にレコードを配列する。該分類
装置は、希望に応じてレコードを上昇又は下降の順に分
類することが出来る。本書において動作を記述し、混乱
をなるべく無くするために、レコードキーの比較に言及
するときには「より大きい」及び「より小さい」という
用語を使用する。「より大きいｊキー及びｒより小さい
Ｊキーに付随する実際のキー値は、行われている分類が
上昇分類である下降分類であるかに依存し、本書におけ
るｒより大きい」及び「より小さい」という用語の使用
は発明に対する限定と解されるべきではないことが分か
る。

第３図を参照すると、分類装置１８は、実際にＮ個のレ
コードキーを比較することの出来るＮ−１要素のリバウ
ンド分類装置である。Ｎは図示の実施例では１６であり
、Ｎ−１個の処理要素はＰＥ、ないしＰＥ、、と示され
ていて、第１図に示されている部４０−５４に包含され
ている。

キー比較は、−時に１バイトずつ、Ｎ−１個の処理要素
の全てで行われるか又は並列に動作する。

キーのバイトの比較は、キーからのバイトが一致しなく
なるまで続けられる。その時、該バイトの符号を除いた
二進値に基づいて、どのキーがより大きいか判断される
。上昇分類では、より大きなキーは、より大きな符号無
し二進バイト値を持っているキーである。下降分類では
、より大きなキーは、より小さな符号無し二進バイト値
を持っているキーである。

Ｎ−１要素リバウンド分類装置は、以下の特性を持った
ブラックボックスと見ることの出来るものである。Ｎ−
１個のレコードが装填された後、新しいレコードがこの
箱に投入されると、この新しいレコードと、既に数箱の
中にあるＮ−１個のレコードとの中の最小のレコードが
数箱から出てくる。

第３図に略図示されている様に、リバウンド分類装置は
、各々ＩＥＲ８として示されている要素間レコード格納
部を介して接続されたＮ−１個の処理要素から成ってお
り、２個のＩＥＲ８が各ＰＥに付随している。各ＰＥは
各期間に２個の入力バイトを受け入れて２個の出力バイ
トを作る。

各Ｉ　ＥＲ５は各期間に１バイトを受け入れてｌバイト
を作る。各ＩＥＲ８はレコードの半分を保持し、シフト
レジスターとして作動する。Ｉ　ＥＲ８のバイト入力は
出力においてＲ／２期間後に作られるが、ここでＲはレ
コード中のバイトの数である。処理要素及び要素間レコ
ード格納部の構成は、垂直のコラムと見なすことの出来
るものであり、新しいレコードは該カラムの、第３図の
頂部左側及び右側から出入りする。

ＩＥＲ８要素は、次のようにしてＰＥに接続されている
： （ａ）　　該コラムを下るＰＥｍからの出力バイトは、
Ｉ　ＥＲ８ｍへの入力である。

（ｂ）　　ＩＥＲ８ｍの出力は、ＩＥＲ８Ｎ＋Ｎ−３へ
の入力であるＩＥＲ８Ｎ−２を除いて、下降するＰＥｍ
＋１への入力である。リバウンド分類装置への入力は、
ＰＥＯへの入力である。

（Ｃ）　　該コラムを上昇するＰＥｍからの出力バイト
は、該分類装置の出力であるＰＥＯを除いて、ＩＥＲ８
Ｎ−１＋ｍ−１への入力である。

（ｄ）　　ＩＥＲ８Ｎ−１＋ｍ−１の出力は、ＰＥｍ−
ｌへの入力である。

より大きなキーを持ったレコード（最後のシーケンスで
遅くに分類するもの）は該コラムの底に向かって降下し
、より小さなキー持ったレコード（最後のシーケンスで
早くに分類するもの）は該コラムの頂部へ向かって上昇
する。本発明の加速装置では、比較されるべきレコード
のグループは、該コラムに入る新しいレコードが該コラ
ム中に既に在るレコードと混合されるのを防止する「境
界」条件を作ることによって分離される。これにより、
実際に、グループが該コラムから流し去られ、新しいグ
ループが装填される。

各ＰＥは、該コラムを下降するレコード及び上昇するレ
コードの第１バイトが与えられたときに処理を開始する
。若し下降しているレコードが上昇しているレコードよ
り大きければ、それは該コラムを下降し続け、そして、
上昇しているレコードは該コラムを上昇し続ける。若し
下降しているレコードが上昇しているレコードより小さ
ければ、それは逆に該コラムを上昇させられ、上昇して
いたレコードは逆に該コラムを下降させられる。各ＩＥ
Ｒ３はレコードの半分を内蔵しているだけなので、偶数
番号のＰＥは、奇数番号のＰＥとは半レコードだけ位相
がずれている。

本発明の加速装置のパイプライン制御は、新しいレコー
ドが与えられた時、キーの終わりが到達した時、及びそ
れらを比較するべきか否か（「境界」条件）を知る様に
ＰＥの順序づけを制御する。

第４Ａ図及び第４Ｂ図において、４個の２バイトレコー
ドの組を分類すの単純化された３要素リバウンド分類装
置が示されており、図示の加速装置ｌＯは僅か４バイト
だけを必要とするものであり、簡単のために、この例で
は２バイトを使われる。図示の単純化されたリバウンド
分類装置への下記の入力シーケンスを考察する。２個の
数字がそれぞれレコードである： ８５３９３２７４ この例では、以下の仮定を用いる： （ａ）　　該キーはレコードの全体である。

（ｂ）　　箱は処理要素を表す。

（Ｃ）　　箱と箱との間の垂直線は、１個の数字を保持
する要素間レコード格納部を表す。

（ｄ）　　垂直線の隣に示されている数字は、ＩＥＲ８
に包含されているデータの値を表す。Ｘは、ｒ無頓着な
人」データ（“ｄｏｎ’　ｔ　ｃａｒｅ″ｄａｔｅ）を
示す。

（ｅ）　　ｒ＜−Ｊという記号は、新しいグループの第
１バイトを示す（ｒ境界１条件）。

（ｆ）ＰＥ状態は、ＰＥの中に示されているｒＤｓＪｒ
ＰＶＪ、ｒＰＨ」、ｒＥＶｌ、及びｒＸ　ＸＪという記
号で指示されている。

（ｇ）ＤＳ＝決定状態（垂直に通過） （ｈ）ＰＶ＝垂直に通過 ＜１）ＰＨ＝水平に通過 （ｊ）ＦＶ＝垂直に押し進める（垂直に通過）（ｋ）ｘ
ｘ＝頓着しない（ｄｏｎ’　ｔ　ｃａｒｅ）。

図示の状態は、分類装置の動作を理解するのに役立つ。

例えば、ＰＥの初期状態は、データをＩ　ＥＲ３に装填
するｒＲＶｊである。４番目のクロック後に、最低のＰ
Ｅ要素がｒＤＥＪ　　（決定）状態に入り、二つの記録
の第１の可能な比較が行われる。

１４クロツク後に最後のデータ値「５」が分類装置の出
力に現れる。よって、該出力ストリームはｒ３２３９７
４８５Ｊ　となる。

第５図において、前述の処理要素ＰＥＯ，ＰＥｌ及びＰ
ＥＮ−２は、部４０，４１及び５４に包含されている。

部４０の処理要素は、２個のマルチプレクサ６５及び６
６、制御回路６７及び比較器６７を含む。上京側のＵＬ
入カライン６９は、マルチプレクサ６５の１入力とマル
チプレクサ６６の１入力とに接続されている。第２のＬ
Ｒ入カライン７゜はマルチプレクサ６５の第２入力とマ
ルチプレクサ６６の第２入力とに接続されている。マル
チプレクサ６５及び６６の出力は、それぞれ、下座側の
ＬＬ出カライン７１及び上官側のＵＲ出カライン７２に
接続されている。マルチプレクサ６５及び６６は、比較
器６８の出力により制御される制御回路６７によって制
御され、比較器６８の入力はＵＬライン６９及びＬＲラ
イン７０に接続されている。

処理要素がバイトを垂直に移動させている時には、マル
チプレクサ６５及び６６は、バイトがＵＬライン６９か
ら下方にＬＬライン７１へ移動し、バイトがＬＲライン
７０から上方にＵＴライン７２へ移動することとなる様
に制御される。バイトが水平に移動させられる反対の状
態では、ＵＬライン６９上のバイト入力はマルチプレク
サ６６を通じてＵＲライン７２へ送られ、ＬＲライン７
０上のバイト入力はマルチプレクサ６５を通じて左方に
ＬＬライン７１へ送られる。ライン６９−７２は、バイ
トの全てのビットを並列に送る複数の信号経路を提供し
、バイトは一つ一つ順次に送られる。

部４０−５４の全ての処理要素は、同じ機能を実行する
。各処理要素が、各期間に以下の情報を受け取る： （ａｌ　　第５図のＵＬライン６９を通じて加えられる
、コラムを下降するレコードの次のバイト。

（ｂ）　　第５図のＬＲライン７０を通じて加えられる
、コラムを上昇するレコードの次のバイト。

（Ｃ）　　現在のバイトがレコードの最後のバイトであ
れば真であり、そうでなければ偽であるプール値。（こ
の値は第６図においてＥｌｏＲＥＣと呼ばれており、こ
れについては後述するが、これはＰＥ制御論理を示す；
それは偶数番号のＰＥについてはＥＲＥＣと呼ばれ、奇
数番号のＰＥについては０ＲＥＣと呼ばれる。）（ｄ）
　　現在のバイトがキーに続く第１のバイトであれば真
であり、そうでなければ偽であるプール値。（この値は
第６図ではＥｌｏＴＡＧと呼ばれており、偶数番号及び
奇数番号のＰＥについてＥＴＡＧ及び０ＴＡＧと呼ばれ
る。）（ｅ）　　現在のレコードが「垂直に移動させら
れている」ならば真であり、そうでなければ偽であるプ
ール値。「垂直に移動」は、コラムを下るしコードから
のバイトはコラムを下って移動させられ、コラムを上る
レコードからのバイトはコラムを登って移動させられる
ことを意味する。

（この値は第６図においてＦＯＲＣＥＶと呼ばれている
。） （ｆ）「上昇１分類については真で、「下降」分類につ
いては偽であるプール値。（この値は第６図でＡＳＣＥ
ＮＤＩＮＧと呼ばれている。）各処理要素が、以下の内
部状態情報を維持する：（ａ）　　現在のレコードのう
ちのどれが「より大きい」かということについて判断が
なされていなければ真であり、そうでなければ偽である
プール値。

（第６図のＤＥＣＩＤＩＮＧ、） （ｂ）　　判定がされた後に使用される、バイトが「垂
直に移動させられている」ならば真であり、バイトがｊ
水平に移動させられているＪならば偽であるプール値。

（第６図のＰＡＳＳＶ、）受信された情報と現在の内部
状態情報とに基づいて、各処理要素は各期間に以下の情
報を作る：（ａ）　　コラムを下るべき次のバイト。こ
のバイトは第５図のＬＬライン７１から下降させられる
。

（ｂ）　　コラムを上るべき次のバイト。このバイトは
第５図のＵＲライン７２から上昇させられる。

（Ｃ）　　内部状態情報についての新しい値。

処理要素の動作について、上記の情報に関して簡単に説
明する。処理要素が垂直に移動させる様にされているな
らば、下降するレコードの全てのバイトが下方に通過さ
せられ、上昇するレコードのバイトは、下記の判断プロ
セスとは無関係に上方に通過させられる。これは、分類
装置に装填をし、それを空にし、分類されるべきレコー
ドのグループを分離するのに使われる。

処理要素が垂直に移動させる様にされていなければ、次
の様になる。判断が既に行われていれば、先に行われた
その判断に基づいてバイトは垂直又は水平に移動させら
れ続ける。そうでなければ、現在の入力バイトが比較さ
れる。それらが等しくなければ、この時点で判断が行わ
れる。上昇中のバイトが下降中のバイトより大きければ
、上昇中のバイトは下方に移動させられ、下降中のバイ
トは上方に移動させられる（水平に移動）。そもなけれ
ば、上昇中のバイトは上方に移動させられ、下降中のバ
イトは下方に移動させられる（垂直に移動）。判断がさ
れる時、処理要素は、各レコードの残りのバイトを同じ
方向に移動させるために、垂直に移動させたか又は水平
に移動させたかを思い出す。

上昇／下降の入力の状態は、比較における大小の意味を
判断するのに使われる。

第３図の要素間レコード格納部即ち、ＩＥＲ３は、バイ
トのレコードの半分を内蔵する可変長シフトレジスター
である。Ｒの長さのレコードにっていは、期間Ｔにおけ
るＩ　ＥＲ８へのバイト入力は、期間Ｔ＋Ｒ／２でその
出力に作られる。これは、該シフトレジスターの長さが
Ｒ／２でなければならないことを意味する。前述したよ
うに、ユーザーレコードは、付加された少なくとも一つ
のバイト（タグバイトｒを有し、生じた長さが奇数であ
れば、パッドバイトも付加される。

第５図に示されている回路において、各シフトレジスタ
ーは、比較器論理への安定なインターフェースを提供す
るラッチと組み合わせて記憶回路５６のＲＡＭ部を使用
することによって実現される。第３図の第１シストレジ
スターＩ　ＥＲ８Ｏは、ＲＡＭ部７部上４み書き回路７
６とによって実現されており、この回路７６は、ＬＬ出
カライン７１に接続された書込み入力と、出力ラッチ回
路７８を通じて次の部４１のＵＬ入カライン６９′に接
続された読み出し出力とを有する。出力ラッチ回路７８
は、該シフトレジスターの余分の行を形成し、キーバイ
トの比較のために安定した状態を保証する。この余分の
行のためのラッチと、少なくとも一つのＲＡＭ行とがデ
ータ経路中になければならないので、該シフトレジスタ
ーの最小サイズは２行である。これにより、リバウンド
分類装置のための最小レコード長さが４バイトに設定さ
れる。

ＲＡＭは、最大レコードサイズの半分からＩを引いた数
に等しい個数の行と、処理要素の個数の２倍の８倍に等
しい個数のコラムとを有する。現行の実施例では、処理
要素の個数は１５であり、各行は２Ｘ１５Ｘ８、即ち、
２４０ビット幅となる。最大レコードサイズは４０であ
るので、（４０／２）−１、即ち、１９個の行がある。

これで、全体としてのＲＡＭサイズは４５６０ビツトと
なる。

ＲＡＭ部７部上４読み書き回路７６によってシフトレジ
スターＩＥＲ３Ｏか構成されているのと同様に、第３図
のシフトレジスターｔＥＲ８−１はＲＡＭ部８部上０み
書き回路８２とによって構成されており、この回路８２
は、部４１のＵＲ出カラインに接続された書込み入力と
、部４０の処理要素のラインＬＲライン７０に接続され
た出力ラッチ回路８４を通じて接続された読み出し回路
とを有する。出力ラッチ回路８４は、ラッチ回路７８と
同様に、シフトレジスターの余分の行を形成する。

第５図に示されている部４１及び５４の処理要素及びシ
フトレジスターは、部４０のそれらと実質的に同一であ
り、対応する要素はダッシュ記号及び二重ダッシュ記号
で指示されている。部４１は例外であり、タグ先読み回
路１００を含むものとして示されており、第１３図ない
し第１７図との関連で後述する様にして処理の中断を回
避する。

分類装置１８のＲＡＭ部７部上４８０及びその他の部４
１−５４の行イネーブルはＲＡＭインデックス回路から
駆動され、後述するように、形の異なる二つの回路５８
及び５８′が第７図及び第８図に示されている。

分類装置１８の部４１−５４は、境界指示を格納するよ
うに構成された要素を含むパイプライン制御回路６０に
接続されており、この指示は、分類装置１８におけるコ
ードのシフトと同期して一つの要素から他の要素ヘシフ
トされる。該要素のうちの成るものは、処理要素の制御
回路にＦＯＲＣＥＶ信号を加えて、成る状態の際に処理
要素に垂直方向にのみシフトを行わせて−グループのレ
コードの他のグループのレコードとの混合を回避する。

ＦＯＲＣＥＶ信号を部４０．４１及び５４に加えるパイ
プライン要素は第５図において参照数字９１．９２及び
９３で示されており、該要素も境界条件信号をシフトさ
せる。追加のパイプライン要素は境界条件信号のシフト
のためだけに使われるが、部５４．４１及び４０につい
てのパイプライン要素はそれぞれ参照数字９４．９５及
び９６で指示されている。次に、パイプライン要素の動
作について、第１１図との関連で詳しく説明する。

処理要素制御論理（第６図） 第６図は、部４０の制御回路６７の論理回路を示し、同
様の論理回路が制御回路６７′及び６７′と分類装置１
８の他の部の制御回路とに包含されている。前記のＦＯ
ＲＣＥＶ信号は、ライン１０１を通じてＯＲゲート１０
２の一入力に加えられ、このゲートは出力をＮＥＷ　　
ＰＡＳＳ　　Ｖライン１０３に出力する。ＯＲゲート１
０２の第２入力はマルチプレクサ１０４に接続されてお
り、このマルチプレクサは、ラッチ１０６の出力に接続
されたライン１０５上のＤＥＣＩＤＩＮＧ信号によって
制御される。ラッチ１０６は、ＯＲゲート１０８を通じ
て、ライン１０９上のＥ１０ＲＥＣ信号から、又は３入
力を有するＡＮＤゲート１１Ｏの出力から加えられる信
号から、制御される。

ＡＮＤゲート１１０の一入力はＤＢＣＩＤ　ＩＮＧライ
ン１０５に接続されている。第２入力はライン＋１１を
通じて比較回路６８９の出力に接続されており、ここで
、上京側入力６９及び下右側入カフ０の信号が等しいと
きにＵＬ＝ＬＲ信号が生成される。該ＡＮＤゲートの第
３入力はｒ−Ｅ１０ＴＡＧＪライン１１２に接続されて
いる。

マルチプレクサ１０４の一入力はＰＡＳＳ　　Ｖライン
１１３に接続されており、このラインはラッチ１１４の
出力に接続され、このラッチにライン１０３上（７）Ｎ
ＥＷ　　ＰＡＳＳ　　Ｖ信号が加えられる。マルチプレ
クサ１０４の第２入力はＯＲゲート１１６の出力に接続
されており、このゲートの一入力はＵＬ＝ＬＲライン１
１１に接続され、第２入力はマルチプレクサ１１８の出
力に接続されている。マルチプレクサ１１８の一入力は
ライン１１９を通じて、比較器６８からのＵＬ＞ＬＲ信
号ラインに接続されている。

第２入力は、ライン１２０で比較回路６８から加えられ
るＵＬ／ＬＲ信号に接続されている。マルチプレクサ１
１８はＯＲゲート１２２の出力から制御され、このゲー
トは接続された入力ライン１２３及び１２４を有し、こ
れにＡＳＣＥＮＤＩＮＧ信号及びＥ１０ＴＡＧ信号が加
えられる。第６図の制御論理の動作は、ＰＥ要素が行う
動作に関する以上の説明から明らかであろう。

前記した様に、ＲＡＭ部７４及び８４及び分類装置１８
の他の部４１〜５４の行イネーブルはＲＡＭインデック
ス回路から駆動されるが、形の異なる二つの回路５８及
び５８′が第７図及び第８図に示されている。

ＲＡＭインデックス回路（第７図） 第７図のＲＡＭインデックス回路５８は、単一のデコー
ダ１３１及びカウンタ１３２から成る。

該カウンタはカウント入力１３３を通じてＵ／２のカウ
ントを装填され、各カウントで装填された後、ｌまでカ
ウントダウンし、その後、動作が反復される。カウンタ
１３２の出力は、デコーダ１３１及び多芯出力ライン１
３４を通じて部４０のＲＡＭ部７４及び８４と、他の部
４１−５４の対応するＲＡＭ部とに送られる。デコーダ
１３１の出力は、次の行に進む前に、ＲＡＭ行イネーブ
ルを、最初は読み出しに、次に書込みに、駆動する。始
動時及びカウンタが１に達した後の初期値（Ｕ／　２　
）は、ユーザーの指定したレコードサイズの低位ビット
を除く全てのビットに由来する（２で割る）。ユーザー
レコードには少なくともｌバイト（タグバイト）が付加
されており、生じた長さが若し奇数であれば、パッドバ
イトも付加されることを想起しなければならない。これ
は、若しユーザーレコードサイズがＵであれば、Ｕ／２
＝　（Ｒ／２）−１であることを意味する。

代替のＲＡＭインデックス回路（第８図）第８図のＲＡ
Ｍインデックス回路５８′は、追加の論理を犠牲にして
、アドレス指定論理の最短サイクル時間を短縮する。回
路５８′はｌビット可変長シフトレジスター１３６から
記憶回路５６のＲＡＭ行イネーブルを駆動するが、この
シフトレジスターは、半レコードの最大長に対応する個
数のステー之を有し、出力は多芯ライン１３４′を通じ
て記憶回路５６の行イネーブルに接続されている。シフ
トレジスター１３６のステージはリング形に構成されて
いる。該シフトレジスターの長さは、多芯ライン１３３
′を通じてデコーダ１３８に加えられる初期制御データ
の使用により、レコード長の半分から１を引いた長さと
なるように構成され、この制御データは、上位コンピュ
ータから供給された制御データからレコード長が決定さ
れた後に使用される。単一のビットが該シフトレジスタ
ーリングを循環して、次の行へ進む前に、最初に読み出
しのために、次に書込みのために、行イネーブルを提供
する。

リングとしてのシフトレジスター１３６の動作を達成す
るために、デコーダ１３８の入力はユーザーレコード長
の低位ビットを除く全てのビットであり、これは分類装
置１８へのレコード長入力の半分からｌを引いた値であ
る。デコーダの出力はＯが該デコーダに入力されるとき
に表明されるデコーダ出力に該シフトレジスターの出口
端部が接続される様に、該シフトレジスターに接続され
ている。該シフトレジスターの次のビット（ビット０内
にシフトするもの）は、１が該デコーダに入力されると
きに表明されるデコーダ出力に接続されている、等々で
ある。

よって、デコーダ１３８の出力は単一のビットを該シフ
トレジスターに装填し、これはＮシフト後に該シフトレ
ジスターの外にシフトするが、ここでＮはレコード長の
半分から１を引いて得られる数である。これは初期化時
と、該ビットがシフトレジスターから出る時とに起こり
、斯くしてリングを形成する。シフトとシフトとの間で
、使用可能にされた行は最初に読み出され、次に書き込
まれる。

レコード制御回路８２　（第９図及び第１０図）第９図
及び第１０図は、レコード制御回路６２の諸部分を示す
。第９図に示されている部分６２Ａは、主としてレコー
ドタイミングに使用され、第１Ｏ図に示されている部分
６２Ｂは主としてタグタイミングに使用される。これら
の部分は、処理要素及びパイプライン制御のためのタイ
ミング情報を作る。第９図及び第１０図のレコード制御
回路は、初期化時に以下の情報を受け取る：（ａ）　　
ユーザーレコードのサイズの半分、Ｕ／２゜これは、レ
コードサイズが奇数ならばＯに向かって先端から切られ
、第９図のライン１４１に加えられる。

（ｂ）　　キーのサイズ。これは第１Ｏ図のライン１４
２に加えられる。

第９図及び第１Ｏ図のレコード制御回路は、次の様に、
構成要素を包含すると共に内部状態条件を維持する： （ａ）　　第９図のレコードバイトカウンタＲＣＴＲ１
４３゜これはＵ／２に初期化され、期間毎に、カウンタ
値から得られるロード／デクリメント信号によりデクリ
メントされる（初期化時又はＲＬＴＲ＝１の時にロード
、その他の時はデクリメント）。ゼロを通過してデクリ
メントされると、カウンタ１４３はＵ／２にリセットさ
れる。

（ｂ）　　第１Ｏ図のタグバイトカウンタＴ　ＣＴ　Ｒ
１４６゜これは、ｒＮｒＴライン１４９で加えられる信
号により制御されるマルチプレクサ１４８を通じて加え
られる信号を通してＫに初期化される。

カウンタ１４６は、期間毎にラインエ４４上の信号によ
りデクリメントされる。デクリメントされた時にカウン
タ１４６が０であれば、該カウンタは、マルチプレクサ
１４８を通じてライン１４１から加えられる信号によっ
てＵ／２にセットされる。

ラッチ回路１５２の出力で第９図のライン１５０に生成
されるプール値ＲＣＮＴ０この回路１５２の入力は排他
的ＯＲ回路１５３の出力に接続されており、この回路１
５３の一入力はカウンタ１４３のＲＣＴＲ＝Ｏ出力に接
続され、第２入力はライン１５０に接続されている。値
ＲＣＮＴは、各ＰＥにおいてどの半レコードが進行中で
あるかを示す。これは、レコードの第１の半分が偶数Ｐ
Ｅに入ろうとしており、レコードの第２の半分が奇数Ｐ
Ｅに入ろうとしていることを示す偽に初期化される。こ
れは、レコードバイトカウンタがゼロを通過してデクリ
メントされるときに変化する−０それが偽であれば真と
なり、真であれば偽となる。

次にタグバイトに会うのが奇数ＰＥであるか偶数ＰＥで
あるかを示しプール値ＴＣＮＴ、この値は第１０図のラ
イン１５６上でラッチ回路１５７の出力で生成される。

この回路１５７は排他的ＯＲ回路１５８の出力に接続さ
れ、該排他的ＯＲ回路の一入力はカウンタ１４６の出力
のＴＣＴＲ＝Ｏラインに接続され、第２入力はライン１
５６に接続されている。

内部状態情報に基づいて、該レコード制御は以下の出力
を生成する： （ａ）　　レコードの最後のバイトが偶数処理要素に与
えられることを示すプール値ＥＲＥＣ０この値は、ＡＮ
Ｄ回路１６２の出力のラッチ回路１６１に接続されたラ
イン１６０上に生成される。こ回路１６２の入力はＲＣ
ＮＴライン１５０とＲＣＴＲカウンタ１４３のＲＣＴＲ
＝０出力とに接続されている。

（ｂ）　　レコードの最後のバイトが奇数処理要素に与
えられることを示すプール値０ＲＥＣ０この値は、ＡＮ
Ｄ回路１６６の出力のラッチ回路１６５に接続されたラ
イン１８４上に生成され、該ＡＮＤ回路の入力はカウン
タ１４３のＲＣＴＲ＝０出力及び−ＲＣＮＴライン１６
７に接続されており、このライン１６７はインバータ１
６８を通じてＲＣＮＴライン１５０に接続されている。

（Ｃ）　　レコードの第１バイトが偶数処理要素又は奇
数処理要素に与えられることを示すプール値ＰＣＡＤＶ
、これはカウンタ１４３のＲＣＴＲ＝Ｏ出力に接続され
たラッチ回路１７２の出力のライン１７０上に生成され
る。

（ｄ）　　レコードキーに続く第１のバイト、即ち、「
タグ」バイトが偶数処理要素に与えられることを示すプ
ール値ＥＴＡＧ、これは、入力がＴＣＮＴライン１５６
とＴＣＴＲカウンタ１４６のＴＣＴＲ＝Ｏ出力とに接続
されているＡＮＤ回路１７６の出力のラッチ回路１７５
に接続されているライン１７４上に生成される。

（ｅ）　　レコードキーに続く第１のバイトが奇数処理
要素に与えられることを示すプール値０ＴＡＧ０これは
、ＡＮＤ回路１８０の出力のラッチ回路１７９に接続さ
れたライン１７８上に生成される。該ＡＮＤ回路の入力
はカウンタ１４６のＴＣＴＲ＝０ＣＴＲ−ＴＣＮＴライ
ン１８１とに接続されており、このライン１８１はイン
バータ１８２を通じてＴＣＮＴライン１５０に接続され
ている。

パイプライン制御回路６０（第１１図）非常に重要な特
徴は、リバウンド分類装置に装填し、且つこれを空にす
ることを可能にすると共に別々のグループのレコードの
混合を防止するパイプライン制御回路６０に関する。

回路６０のパイプライン要素９１−９４及び９６の回路
は第ｉｔ図に示されている。パイプライン要素９Ｉは、
分類装置１８の第１部４０の処理要素と連携しており、
入力ナイン１８６を有し、これに、該分類装置への新し
いレコードの入力と同期する関係で信号が加えられる。

入力ライン１８６は、ラッチ１８９に出力接続されてい
るマルチプレクサ１８８の一入力に接続されており、該
ラッチの出力は、マルチプレクサ１８８の第２入力に接
続されているライン１９０に接続されている。

マルチプレクサ１９４の出力に接続されているラッチ１
９３の出力のライン１９２上にＦＯＲＣＥＶＯ信号が生
成され、マルチプレクサ１９４の一入力はライン１９２
に接続され、その第２入力はＯＲゲート１９６の出力に
接続されている。ＯＲゲート１９６の入力は、ライン１
８６及び１９０に、更に次のステージのＦＯＲＣＥＶｌ
ライン１９２′に接続されている。

マルチプレクサ１８８及び１９４は、第９図のレコード
制御回路１６２Ａからライン１７０を通じて加えられる
信号ＰＣＡＤＶにより制御される。

該分類装置の処理要素と連携する他の全てのパイプライ
ン要素の回路は、要素９１のそれと実質的に同一である
。ライン１８６がｒＢＮＤｍ−ＩＪから来ることと、９
３にはｒＦＯＲＣＥＶｍ＋１４入力が無いこととを除い
て。

パイプライン要素９４及び９６の回路も第１１図に示さ
れている。要素９４は、要素９１のマルチプレクサ１８
８及びラッチ１８９に対応するマルチプレクサ１９８及
びラッチ１９９を有する。

同様に、要素９６は、マルチプレクサ１９８′及びラッ
チ１９９′を有し、最後の出力信号ＮＥＷＳＴＲＥＡＭ
ＯＵＴはライン２００上に生成される。

作動時には、パイプライン制御回路６０は各期間中に以
下の情報を受け取る （ａ）　　レコードの第１バイトが偶数処理要素又は奇
数処理要素に与えられることを示す、回路部分６２Ａ（
第９図）からのプール値ＰＣＡＤＶ０（ｂ）　　ライン
１８６上に加えられるプール値ｒＮＥＷｓＴＲＢＡＭ　
Ｊ。これは、リバウンド分類装置に与えられる現在のバ
イトが、新しいグループのレコードの分類を、既にリバ
ウンド分類装置内にあるレコードとは別に開始させるこ
とを示す。

パイプライン制御回路６０は以下の内部状態情報を維持
する： （ａ）　　要素９１のライン１９０及び他の要素の該ラ
インに対応するラインに生成される各ＰＥについてのプ
ール値ｒＢＮＤＯＪないしｒＢＮＤＮ−２」。この値は
、レコードの第１バイトが偶数処理要素又は奇数処理要
素に最後に与えられた時以来、レコードグループ同士の
間の「境界」がリバウンド分類装置を「下って１来たこ
とを示す。

（ｂ）　　プール値ｒＢＮＤＮ−１４は、レコードの第
１バイトが偶数処理要素又は奇数処理要素に最後に与え
られたとき以来、レコードグループ間の境界がＩＥＲ８
ＦＮ−２ＪからＩＥＲ８ｆＮ＋Ｎ−３，Ｊの中に移動し
たことを示す。

（Ｃ）　　処理要素ＦＰＥＮ−２ｊないしｒＰＥ　ＩＪ
についてのプール値。これは、第１１図に示されている
９４ないし９６に続く要素により生成される。この各々
の値は、レコードの第１バイＩ・が最後に偶数処理要素
又は奇数処理要素に与えられたとき以来、レコードグル
ープ間の「境界」がリバウンド分類装置を「昇って」そ
のＰＥまで戻ってきたことを示す。

（ｄ）　　その処理要素がｒ垂直に通過させる様にされ
ている−ことを示す、各処理要素についてのプール値（
第１１図のｒＦＯＲｃＥＶＯＪないしｒＦＯＲｃＥＶＮ
−２Ｊ　）。

受け取った情報と、現在の内部状態とに基づいて、パイ
プライン制御は各期間に以下の情報を作る： （ａ）　　その処理要素が「垂直に押し進めるＪべきこ
とを示す、各処理要素についてのプール値（ｆＦＯＲｃ
ＥＶＯＪないしｆＦＯＲｃＥＶＮ−２Ｊ）。

（ｂ）　　リバウンド分類装置が出力する現在のレコー
ドバイトが、分類されるレコードの新しいグループの第
１バイトであることを示す、ライン２００上のプール値
ｒ　ＮＥＷＳＴＲＢＡＭＯＵＴＪ。これは、異なるグル
ープからのレコードの比較を防止するために分類順序検
査装置により使用される。

パイプライン制御は、レコードの第１バイトが偶数処理
要素又は奇数処理要素に与えられる毎に、その内部情報
を更新する（　ｆＰｃＡＤＶＪ　、半レコード毎に）。

ｆ境界Ｊ値は、その頂部からレコードと並列にリバウン
ド分類装置に入り、左側を下り、底を横断し、右側を上
る。

ＰＥｆＮｊについての新しい「垂直に押し進める」値は
、下記のいずれかが真であればセットされる； ｒ境界」がＰＥｒＮ−ＩＪについてセットされているか
、又は、ＰＥＯについて「境界」がＩＢＲ３に入ろうと
している（　ｒＮＥＷｓＴＲＥＡＭＩＮ　ｊ　）。

「境界」がＰＥ　ｒＮ」についてセットされている。

「垂直に押し進める１がＰＥｆＮ＋１ｊについてセット
されている。これは最後のＰＥには適用されない。

この操作は、境界に位置する又は境界より上の全てのＰ
Ｅを垂直に押し進める。これは、境界の一方の側のレコ
ードと、別の側のレコードとの混合を防止するが、境界
の同じ側のレコードの分類を許す。

分類順序づけ装置３４（第１図） 先に指摘したように、内部境界の無い分類装置１８はｒ
魔法の分類箱１と見なすことの出来るものであり、レコ
ードは数箱に押し込まれ、箱の中の全てのレコード（押
し込まれたレコードを含む）のうちの最小のレコードが
飛び出してくる。

加速装置１０の分類及び併合の操作は、分類装置１８等
のＮ−１要素リバウンド分類装置を使って、データの分
類済みのＮ個のストリングを併合して一つの大きな分類
済みストリングにするという問題を認め、分析すること
によって良く理解することが出来るものである。以下の
アルゴリズムを考察する。

ｌ）分類装置１８内に境界を設定して、第１１図との関
連で上記した新しい分類操作を開始する。

２）第１のＮ−１ストリングの第１　（最小）レコード
を分類装置１８に押し込む。

３）　　Ｎ番目のストリングの第１　（最小）レコード
を分類装置１８に押し込む。全ての第１レコードのうち
の最小のレコードが飛び出す；これが、併合されたスト
リングのうちの第１　（最小）レコードである。

４）飛び出したレコードの出所となったストリングを識
別し、そのストリングから次のレコードを分類装置１８
に押し込む。飛び出すレコードは、入力されたストリン
グのいずれかに残留している最小のレコードであり、従
って併合／分類済みストリングの次のレコードである。

５）前記ステップを繰り返す。いずれかの入力されたス
トリングの最後のレコードが分類装置１８から飛び出す
とき、人工的レコード（「実際の」レコードのいずれよ
りも大きい）を、そのストリングの１次の」レコードと
して押し込む。第１の人工的レコードが分類装置１８か
ら飛び出すとき、より小さい（即ち、「実際の」）レコ
ードは分類装置１８内に残っていないので、併合は終了
する。

このアルゴリズムの下で動作した分類装置１８の出力は
Ｎ個の入力ストリングの併合である；これは、以下の様
に記すことにより証明することが出来る。

（ａ）　　分類装置１８から出力される各レコードは、
分類装置内に現在ある全てのレコードのうちの最小のレ
コー、ドである。

（ｂ）　　出力されるレコードは、同じ入力ストリング
、の次のレコードと置換され、これは、該入力ストリン
グが分類されるので該出力レコードより小さくはないの
で、該分類装置から出力される次のレコードは、該分類
装置から出力される現在のレコードより小さくはない；
即ち、分類装置から出力されるレコードは、分類された
順となっている。

（Ｃ）　　全ての入力ストリングの全てのレコードが結
局は分類装置から出力される。

上記のアルゴリズムを使って併合を行うために、分類装
置内の与えられたレコードの出所がどのストリングであ
るかを知ることが望ましい。また、そのストリング内の
次のレコードを発見する方法と、そのストリングに残留
しているレコードがあるか否か判断する方法とを知るこ
とも望ましい。

以下の節は、所望の情報を得て使用する好適な構成を示
す。人工的レコードの代わりに、本発明は全てのストリ
ングが空となり、ＮＥＷＳＴＲＥＡＭＩＮが表明される
まで、最低の番号の、空でないストリングを使用する。

タグ挿入及び除去（第１図及び第２図）図示の分類加速
装置は、入力部２１のバイト挿入装置２５を使って、各
レコードに、それが分類装置に送り込まれる際にタグバ
イトを挿入することにより、分類装置内の与えられたレ
コードの出所がどの入力ストリングであるかを監視し続
ける。

第２図との関連で前述した様に、キーフィールドの最後
のバイトの直後で且つデータフィールドの第１バイトよ
り前の位置にタグバイトを挿入するのが好ましい。レコ
ードのタグバイトは、この併合操作のどの入力ストリン
グが該レコードを内蔵していたかを記述する指標を含む
。８ビツトタグバイトは、２５６個に及びストリングを
併合操作に入力する事を可能にする；実際、このバイト
の１ビツトを使って、後述する様に安定な分類操作を実
施し保証して、最大で１２８個のストリングを併合する
ことが出来る。図示の実施例は、分類装置内の処理要素
の数（１５）によって、−時に併合出来るストリングが
１６個に限定されていて、ストリング識別のために４ビ
ツトを必要とするだけである。

上位メモリーへの転送のため、或いは局所メモリー１６
への一時的格納のために、完全に分類されたレコードの
ストリングが出力部２２によって出力される出力操作に
おいて、出力部２２のデータパッカー３１は、入力部２
１によって先に挿入されてあったタグを、レコードから
、該レコード分類装置から出力される際に除去するので
、タグが記憶装置中のスペースを占めることはない。後
述するように、ユーザーは、最後の併合パスによってレ
コードがユーザーのバッファーに出力される時にタグを
レコード中に残しておくべきことを随意に指定すること
が出来る。

レコードが分類装置から出力されるとき、そのレコード
の出所である入力ストリングを判定するためにタグバイ
トが検査される。このストリング番号は分類順序づけ装
置３４のストリング選択論理回路３９に送り込まれ、分
類順序づけ装置３４は、ＲＯＭ３８内のマイクロコード
により制御され、ストリング選択論理回路３９の出力を
使用して、分類装置に入力される次のレコードのアドレ
スを決定する；そのレコードアドレスは、ストリング選
択論理回路３９の生成したストリング番号と共に、入力
部２２に与えられて次のレコードの読み出しを開始させ
る。

ストリング選択論理回路３９（第１２図）一般に、次の
入力レコードを提供するべく選択されるストリングは、
その指標が現在の出力レコードのタグ中にあったストリ
ングと同じである。

例外は、将来のストリングが使い尽くされたときである
。上記のアルゴリズムで使用される、そのストリングか
らの次のレコードの代わりに人工的な大きなレコードを
使用する技術は、働きはするけれども、ぎこちなくて時
間を食う；使い尽くされていないストリングを採集して
、そのストリングからレコードを入力するのが遥かに効
率的（且つ同じく正確）であることが分かっている（分
類の安全性を守るために、今は、最低の、空でないスト
リングを選択しなければならない）。この操作は、スト
リング選択論理回路３９により行われる。

ストリング選択論理回路３９は、各入力ストリングにつ
いて１ビツトを含む妥当なビットのファイルを使い、且
つ、これから説明する機能を実行する回路を使って作動
する。斯かる回路の一部が第１２図に示されており、こ
れについては、第１３図ないし第１７図に示されている
タグ先読み論理の動作との関連で後述する。併合操作の
開始時に、入力ストリングのいずれもが使い尽くされて
いないことを示すために、妥当なビットのファイルが全
部ゼロにセットされる。指定されたストリングが使い尽
くされている（即ち、該ビットが１である）か否かを調
べるために、出力レコードからのタグは有効ビットのフ
ァイルを指す；そうでなければ、そのストリング番号は
分類順序づけ装置へ出力される。指定されたストリング
が使い尽くされていれば、使い尽くされていない最低番
号のストリングを発見するために優先順位符号化が有効
ビットのファイルに対して行われて、このストリングの
番号が分類順序づけ装置に送られる。

若し全ての入力ストリングが使い尽くされていれば、そ
のことを分類順序づけ装置に知らせるフラグがセットさ
れる。

分類順序づけ装置３４は併合操作の現在の状態を維持す
るためにレジスターアレイ３５にレジスターの二つのフ
ァイルを内蔵している；一つのファイルは各ストリング
についての次のレコードアドレスを内蔵し、他のファイ
ルは各ストリングの最後のレコードアドレスを内蔵する
。ストリング選択論理からストリング指標を得ると、分
類順序づけ装置はそのストリングについて次のレコード
アドレスを第【のファイルから取り出して、それを入力
部２１に送る・これは、そのストリングについての次の
レコードアドレスを更新する。ストリング中の最後のレ
コードのアドレスが入力部２１に送られたとき（次のレ
コードアドレスを第２レジスターフアイル中のそのスト
リングについての最後のレコードアドレスと比較するこ
とにより判定される）、分類順序づけ装置はストリング
選択論理のビットファイル中のそのストリングに対応す
る有効ビットをセットして、そのストリングが今使い尽
くされたことを示す。

ストリング選択論理回路３９は、併合されるべきストリ
ングの数が１６より少ないときにも使われる。前記のア
ルゴリズムは、ストリングの数が分類装置中の要素の数
よりｌ大きい時にだけ働く。

併合されるべきストリングがそれより少ないときには、
そのストリング数を正しい値とするために数個の「空白
Ｊストリング（レコードを全く含んでいない）を該併合
に付加しなければならない。

ストリング選択論理回路３９は、「空白」ストリングの
一つからのレコードを分類装置に最初に装填しようとす
る試み（前記アルゴリズムの第１ステツプに記載した）
によって実際に「現実のＪのストリングの一つからのレ
コードが装填されることとなることを保証するのに使わ
れる。これは、併合操作の開′始時にストリング選択論
理回路３９においてｒ空白１ストリングの妥当なビット
をゼロの代わりに１に初期化することによって実行され
る。

タグ先読み及び付随の論理（第１２図ないし第１７図）
特殊化されたストリング選択論理及び高速分類順序づけ
装置でも、現在のレコードについてのタグの出力と次の
入力レコードのアドレスの入力プロセッサへの送付との
間に遅れがある。入力部２１は、新しいレコードの始め
のバイトを、それらが分類装置に入力され得ることとな
る前に、取り出さなければならない。これが累積してレ
コードとレコードとの間に顕著な遅れが生じ、これに起
因して入力部２！は分類装置を機能停止させてデータ待
ちさせると共に併合プロセスを減速させる。

この遅れを無くするために、分類加速装置は、最小のレ
コードのタグを、それが実際に分類装置から出力される
前に判定するべくタグ先読み論理を実施する。

タグ先読み論理はストリング選択論理と関連して作用す
るが、ストリング選択論理は、第１２図に示されていて
、分類装置１８に加えられるべき次のレコードのタグに
ついての三つの可能な値の選択を行うものである。その
三つの値は、後述する様にして第１７図の論理回路によ
りライン２０２上に生成されるｒＰＥＩＴＡＧＪと、ラ
イン２０３に加えられる、入力レコードのタグ「ＩＴＡ
Ｇ」と、ライン２０７（上記した）を通じて状況データ
が加えられる優先順位エンコーダ２０６によりライン２
０４上に生成される、残っているタグを持った最低番号
のストリームのタグと、である。

マルチプレクサ２０８は、ライン２０９に加えられるＰ
ＶＯ制御信号により操作されて、ＩＴＡＧ信号及びＰＥ
ＩＴＡＧ信号からＷＩＮＴＡＧ信号をライン２１上に生
成する。ＰＶＯが真であればＰＥＩＴＡＧが選択され、
そうでなければＩＴＡＧが選択される。ライン２１０上
のＷＩＮＴＡＧストリームの状況がストリーム状況参照
部２１２により検査され、この参照部はライン２１３上
に出力信号を生成し、この信号は、ＷＩＮＴＡＧ信号及
びＡＬＴＴＡＧ信号が加えられるマルチプレクサ２１４
に加えられる。ＷＩＮＴＡＧストリームが空でなければ
、ＷＩＮＴＡＧは、マルチプレクサ２！４の出力ライン
２１６上に生成されるＮＥＸＴＴＡＧとして使われる。

その他の場合には、空でない最低番号のストリームがラ
イン２１６上のＮＥＸＴＴＡＧとして使われる。

タグ先読み論理回路１００は、次に列挙する要素を含む
、即ち、ライン２０２上のＰＥＩＴＡＧ信号とライン２
１８上バツクアツプ・タグＢＴＡＧとを生成するのに使
われる第１３図に示されている回路と；ＰＥＯが現在の
レコードについて判断をした時にライン２２０上にＤＥ
ＣＩＳＩＯＮ信号を表明するのに使われる第１４図に示
されている論理回路と、ＰＥＯを励起するレコードの妥
当性を検査するライン２２２上のＶＡＬＴＡＧ信号を生
成するための、第１５図に示されている論理回路と；タ
グをＢＴＡＧライン２１８から第１５図の回路のＰＥＩ
ＴＡＧライン２０２へ進ませるＡＤＶＴＡ信号をライン
２２４上に生成する第１６図に示されている論理回路と
；ＰＥＯから出る現在のレコードの最後の半分において
タグが発見された時にＴＡＧＳＥＥＮ信号をライン２２
６上に生成する第１７図に示されている回路と、を含ん
でいる。

タグ先読み論理回路の動作に関して、分類装置から出力
されるレコードは常にＰＥＯから来ることを記しておく
。ＰＥＯの入力は、分類装置に入力されるレコードと、
ＰＥＩの上側の出力により供給されるＩＥＲ８Ｎ−１の
出力とである。入力レコードのタグは知られている；Ｐ
ＥＩ内のレコードのタグはＰＥＩ内の特別の論理によっ
てタグ選択論理３９に与えられる（第１２図及び第１３
図のライン２０２上のＰＥ　ＩＴＡＧ）。タグ先読み論
理ＰＥＯの内部状態を監視し、判断がなされるのを待つ
（第１４図のライン２２０上のＤＥＣＩＳＩＯＮ）；判
断がなされた時、どのレコードかＰＥＯから出てゆくレ
コードであるかを調べるためにＰＥＯについての「垂直
に通過」状態ビット（第１２図のＰＶＯ）が検査される
。その時、このレコードのタグ（第１２図のＷＩＮＴＡ
Ｇ）がストリング選択論理（第１２図）への入力として
使われ、これにより実際の出力でのレコードの半分に及
ぶジャンプを得る。この方法を使うことによって、非常
に小さいレコードの場合又は「判断（Ｄｅｃｉｓｉｏｎ
）ｊがレコードについて非常に遅くに行われるときを除
いて、併合時のレコード間遅延を完全に無くすることが
出来る。

第１３図の論理回路はマルチプレクサ２２８を包含し、
このマルチプレクサは、第１６図の回路からのライン２
２４上のＡＤＶＴＡＧ信号の反転によって操作され、そ
の−入力はラッチ回路２２９に接続されており、これは
出力ライン２０２に接続されている。マルチプレクサ２
２８の第２入力は、第１０図のレコード制御回路６２Ｂ
からのライン１７８上の０ＴＡＧ信号により操作される
マルチプレクサ２３０の出力に接続されている。

マルチプレクサ２３０の一入力はライン２３１のＵＲＩ
に接続され、その第２入力はライン２１８のＢＴＡＧに
接続されている。ライン２１８は、ライン１７８から制
御されると共にその入力ライン２１８及び２３１に接続
されている、マルチプレクサ２３４から駆動されるラッ
チ２３２の出力に接続されている。

ＰＥＩから出るレコードについてのタグ（第１３図のラ
イン２０２上のＰＥＩＴＡＧ）は、次の様にして抽出さ
れる：前進しないタグであれば（−ＡＤＶＴＡＧ）　、
ＰＥ　ＩＴＡＧの先の値がラッチされる。ライン２２４
上の前進するタグ（−ＡＤＶＴＡＧ）が真であり、タグ
ＰＥＩから出てゆこうとしているならば（ライン１７８
上の０ＴＡＧ）そのタグがライン２３１のＵＲＩを通じ
て選択される。タグが前進中でタグかＰＥＩから出てゆ
かないならば、バックアップ・タグ（ライン２１８上の
ＢＴＡＧ）が選択され、該バックアップ・タグは、タグ
がＰＥＩから出てゆく時に回路２３２によってラッチさ
れる（ＯＴＡＧ）。

第Ｌ４図を参照すると、ライン２２０上のＤＥＣＩＳＩ
ＯＮ信号はＡＮＤゲート２３６により生成され、このゲ
ートの一入力はＤＥＣＥＮＢライン２３７に接続され第
２入力はＡＮＤ回路２３８の出力に接続されており、こ
の回路２３８の入力は、−ＤＥＣＩＤＩＮＧＯライン２
３９と、第１５図の回路からのＶＡＬＴＡＧライン２２
０とに接続されている。

第１５図を参照すると、ライン２２０上のＶＡＬＴＡＧ
信号は、３個のＡＮＤゲート２４３．２４４及び２４５
に接続された入力を有するＯＲ回路２４２の出力に接続
されたラッチ２４０の出力で生成される。ゲート２４３
．２４４及び２４５の入力は、ライン２２０及び２２６
と、第９図のＥＲＥＣライン１６０反転から得られる一
ＥＲＥＣ−ｍイン２４６と、前記した様に第９図及び第
１０図のレコード制御回路から得られる他の信号とに接
続されている。

ライン２２０上のＶＡＬＴＡＧ信号は、ＰＥＩから出る
レコードについてのタグ（ＰＥ１．ＴＡＧ）がＰＥＯか
ら出るレコードについてのタグであれば、そのタグの妥
当性を検査する。ＶＡＬＴＡＧはレコードの最後のバイ
トがＰＥＯから出る時に撤回される（−ＥＲＥＣ及びＶ
ＡＬＴＡＧ）　。若しタグがレコードの最初の半分の中
にあれば、レコードがＰＥＯに入り始める時にＶＡＬＴ
ＡＧが表明される（ＥＲＥＣ及びＴＡＧＳＥＥＮ）。タ
グがレコードの第２の半分の中にあれば、該タグがＰＥ
Ｉを出た直後にＶＡＬＴＡＧが表明される（ＴＣＴＲ＝
０及びＴＣＮＴ及び−ＲＣＮＴ）。

第１６図の回路に関して、出力ライン２２４はラッチ２
５０に接続されており、これは、二つのＡＮＤゲート２
５３及び２５４に接続された入力を有するＯＲゲート２
５２の出力に接続されており、ＡＮＤゲート２５３の入
力はライン１６０及び２２６に接続され、ＡＮＤゲート
２５４の入力は第９図及び第１０図の回路からのライン
１４６．１５６及び１６７に接続されている。

タグは、ＡＤＶＴＡＧによりＢＴＡＧからＰＥＩＴＡＧ
へ進められる。そのタグがレコードの最初の半分の中に
あれば、ＰＥＯに与えられるレコードの第１バイト時に
ＡＤＶＴＡＧが表明される（ＥＲＥＣ及びＴＡＧＳＥＥ
Ｎ）。タグがレコードの第２の半分の中にあれば、ＡＤ
ＶＴＡＧは、該タグがＰＥＩから出る時に表明される（
ＴＣＴＲ＝０及びＴＣＮＴ及び−ＲＣＮＴ）。

第１７図は、ＰＥＯから出る現在のレコードの最後の半
分の時にタグが見られたか否か監視し続ける論理を示す
。この論理は、−入力が−ＥＲＥＣライン２４６に接続
されているＡＮＤゲート２５８の出力に接続されている
。ゲート２５８の第２入力はＯＲゲート２５９の出力に
接続されており、該ＯＲゲートの一入力はライン２２６
に接続され第２入力はＡＮＤゲート２６０に接続されて
おり、該ＡＮＤゲートの入力は第９図及び第１０図のレ
コード制御回路からのライン１５０及び１５６に接続さ
れている。ライン２２６上のＴＡＧＳＥＥＮは、レコー
ドの最後のバイトがＰＥＯから出るときに撤回される（
−ＥＲＥＣ）。ＴＡＧＥＥＮは、レコードの最初の半分
の際にタグＰＥＩから出るときに表明される（ＴＣＴＲ
＝０及びＴＣＮＴ及びＲＣＮＴ）。

分類順序づけ装置３４（第１図及び第１８図ないし第２
２図） 分類加速装置の他の区域は、処理されるべきデータスト
リングを操作するが、分類順序づけ装置は外部メモリー
アドレスを計算し、分類加速装置の全体を制御する。

分類加速装置の図示の好適な実施例は、図示の１６路強
化リバウンド分類装置１８を使用するが、以下の部は、
開示した分類装置１８のそれと同等の機能特性を有する
Ｎ路分類装置の使用に一般化されている。

前述した様に、分類順序づけ装置３４は、レジスターア
レイ３６及びフラグレジスター３７を含む制御プロセッ
サを有する。レジスターアレイ３６は好ましくは４個の
バンクを成す６４個の３２ビツト・レジスターであり、
フラグレジスターは３２ビツト・レジスターである。制
御プロセッサはＡＬＵ３７も包含するが、これは好まし
くは３２ビツトＡＬＵである。実用的実施例では、この
構成は１個のレジスターの読み出し、ＡＬＵ操作の実行
、及び同レジスターへの一つの１３３ｎｓクロツクでの
書込みを行うことが出来る。

レジスターアレイは二つの目的に役立つ。上位プロセッ
サは、これらのレジスターを初期化することによって分
類加速装置へ制御情報を伝え、制御プロセッサは、その
マイクロコード化されたプログラムの変数として、それ
らを使用する。アドレス、カウント、及び状況情報は該
アレイ中に維持される。該アレイは各々１６個のレジス
ターから成る４個のバンクとして組織されている。各バ
ンクを変数で指標付けすることが出来、併合操作からの
タグをストリング指標から、取り出されるべき次のレコ
ードを指すアドレスに速やかに変換することを可能にす
る。

制御プロセッサ用のマイクロプログラムは、例えば各々
６０ビツトから成る５１２個のマイクロワードから成る
アレイを成してＲＯＭ３８に格納され、各マイクロワー
ドはＡＬＵオペランドのソ−ス、実行されるべきＡＬＵ
操作、ＡＬＵ操作の宛先、及び実行されるべき次のマイ
クロワードの記憶場所を制御するフィールドに分割され
る。マイクロワード中の追加のフィールドは、色々な宛
先へのデータの書込みを可能にすると共にマイクロプロ
グラム実行の流れを制御し、マイクロコード・サブルー
チンが支援されることが出来る。本発明は、以下に詳し
く説明すると共に第１８図ないし第２２図に部分的に示
した分類操作を行うために特定の形の制御プロセッサの
使用に限定されるものではない。第１８図は、分類順序
づけ装置の動作の理解に重要な中間記憶装置の構成を示
し、第１９図ないし第２２図は分類の安定性を得るのに
重要な分類順序づけ装置の変形例を示す。

中間記憶装置の構成（第１８図） 分類加速装置１０が使用するアルゴリズムは、色々なサ
イズの領域に組織された中間記憶装置を必要とする。最
小の領域は、中間記憶区域の底に位置し、Ｎ個のレコー
ドから成るＮ個に及ぶストリングを保持するのに使われ
る。第２の領域は、第１の領域の端に位置し、ＮＸＮ個
のレコードから成るＮ個のストリングを保持するのに使
われる。

各々の領域は、その前の領域よりもＮ倍大きい。

第１８図、は、Ｎが図示の実施例の場合のように１６で
はなくて４である場合に使用される組織の例を示す。こ
の例では、第１領域ＲＯは４個のレコードを格納し、第
２領域Ｒ１は１６個のレコードの４個のストリングを格
納する、即ち、それはＮＸＮ個のレコードを格納する。

第３の領域Ｒ２は、その２だけ示されているが、６４個
のレコードの４個のストリングを、即ち、ＮＸＮＸＮ個
のレコードを格納する。

Ｎが１６である図示の実施例では、第１領域ＲＯは１６
個のレコードの１６個のストリング（２５６レコード）
を格納し、第２領域Ｒ１は４０９６個のレコードを格納
し、第３レコードＲ２は６５．５３６個のレコードを格
納する。後の領域は、その前の領域のレコードの数の１
６倍を包含する。使用可能なメモリーに応じて、随意の
数の追加の領域を設けることが出来る。

中間記憶装置の場所と大きさとは、操作初期化時にレジ
スターアレイにベースアドレス及びエンドアドレスを装
填することによってプログラムされる。操作のために充
分な記憶装置が割り当てられれば、制御プロセッサは該
操作を保留して上位プロセッサに割り込む。該エンドア
ドレスを増大させることにより、該記憶装置を動的に拡
張することが出来る。

拡張された併合・分類アルゴリズム 図示の実施例では、ＲＯＭ３８に格納されるマクロプロ
グラムに、拡張された併合・分類アルゴリズムが埋め込
まれるが、該アルゴリズムを実現するために同等の手段
を使用することも出来る。

該アルゴリズムは、強化されたリバウンド分類装置のＮ
路併合能力を利用して、制限の無い個数のレコードを並
べ変える。該アルゴリズムは、入力フェーズ及び出力フ
ェーズと呼ばれる二つのフェーズから成る。後述する様
に、これらのフェーズを構成する分類及び併合の操作の
順序は、分類の安定性、メモリーの効率、及び動作のた
めに重要である。

入力フェーズ 入力フェーズは、分類及び併合から成り、実際上、入力
ストリングを構成する未分類レコードの全てが処理され
るまでである。各分類操作によりＮ個の未処理レコード
が操作され、中間記憶装置の領域０にＮ個のレコードの
分類済みストリングが作られる。各併合操作により、満
杯となった領域のＮ個の分類済みストリングが処理され
、入力ストリングの各々よりＮ倍大きな次の領域に単一
の分類済みストリングが作られる。

入力フェーズは、入力ストリングの始めのＮ個のレコー
ドを分類してＮ個のレコードの一つのストリングを領域
Ｏに作ることから始まる。その後、入力ストリングの次
のＮ個のレコードが分類されて、Ｎ個のレコードの第２
のストリングとなる。

このプロセスは、Ｎ個のレコードのＮ個のストリングが
領域Ｏに生じるまで続き、その時点で分類は中止され、
該ストリングは併合されて、領域ｌのＮＸＮ個のレコー
ドの単一のストリングとなる。

この併合が終わると、入力フェーズは入力ストリングの
分類を再開する。結局、Ｎ個のレコードのＮ個の新しい
ストリングが領域０に作られ、分類が中止され、それら
が併合されて領域１のＮＸＮ個の第２のストリングとな
る。このプロセスは、領域１にＮＸＮの長さのストリン
グがＮ個出来るまで続き、その時点で、それらは併合さ
れて、領域２のＮＸＮＸＮ個のレコードの単一のストリ
ングとなる。領域の数は、使用可能な中間記憶装置の量
によって制限される。

入力フェーズは、入力ストリングの全体が処理されるま
で、可能な時には併合を行いながら、継続する。入力ス
トリング中のレコードの数は、操作が初期化される時に
レジスターアレイにプログラムされる。コマンドレジス
ターには数個のオプション・ビットがあり、その一つは
、入力ストリングが分類されるべきレコードの全てを包
含しているか否かを示す。このビット（ＥＮＤビット）
がセットされていなければ、制御プロセッサは、出力フ
ェーズが始まる前に上位処理装置に割り込み、上位処理
装置が同じ分類操作で他の入力ストリングを包含するこ
とを可能にする。レコードカウントレジスターは、入力
ストリングが処理されるに従って継続的にデクリメント
される。

出力フェーズ 入力フェーズの終了時には、複数の領域内に数個のスト
リングがある。出力フェーズは、この数をＮ以下に減ら
す一連の併合操作と、直接に宛先アドレスへの最後の併
合とから成る。

出力フェーズの開始時には、各領域にＮ−１個の完全な
長さのストリングがあると共に、領域Ｏには不完全な長
さのストリングがある。この不完全な長さのストリング
は、分類されているレコードの総数モジュールＮから成
り（０であることもあり得る）これは、レコードの総数
が必ずしもＮの倍数ではないから存在するものである。

分類を安定させるために、最高の領域から最低の領域へ
と優先順位が割り当てられる。一つの領域の中では、優
先順位は最低のストリングから最高のストリングへの順
である。これは、ストリングが作られた順と一致する。

出力フェーズは、非常に効率的で信頼できる態様で進行
する。最低の空でない領域から併合が行われてゆき、こ
の併合は、関係するストリングの総数がＮ以下であると
いう制限の範囲内で、なるべく多数の領域を含む。この
併合により、該併合に含まれなかった空でない最初の領
域に新しい不完全なストリングが作られる。

これらの複数領域併合は、上から２番目の領域に達する
まで続く。この時点で、一番上の領域と２番目に高い領
域との両方が含まれていれば、それらは、宛先の記憶場
所に書き込まれる分類操作の最後の併合に参加する。最
高の領域が包含され得なければ、２番目に高い領域は参
加を禁じられ、出力は、２番目に高いレベルの部分的併
合をつくり出す。

後の場合は、動作最適化を表す。最後の二つの領域のス
トリングの大きさは分類操作全体のサイズに関して重要
であるので、これらのストリングの取扱は、２番目に高
い領域から、ちょうど充分なだけのストリングを最高の
領域の不完全なストリングに併合して、正確にＮ個のス
トリングを残すことによって、最小限度にされる。これ
は「最善のＪ併合と呼ばれる。その時、Ｎ個のストリン
グが最後に併合に参加する。

分類操作の全段階を通じて、指標付けを可能にするため
に、各領域のストリング総数がレジスターアレイの一つ
のバンクに維持される。不完全なストリングの長さは、
該アレイ内の他のレジスターに維持される。他のストリ
ングの長さは、それらの領域の番号から分かる。

不完全なストリングの長さを維持するレジスターは１個
だけしかないので、不完全なストリングは常時１個だけ
存在できる。出力フェーズは全ての併合に不完全なスト
リングを含み、これらの併合の各々が、より大きな不完
全なストリングをより高い領域につくり出す。不完全な
ストリングの長さのためのレジスターは、新しい不完全
なストリングのサイズを反映するように継続的に更新さ
れる。不完全なストリングもｒ最善の」併合に参加する
。

中間記憶装置の管理 中間記憶装置の構成は、第１８図との関係で上記されて
いる。この節は、分類操作の入力フェーズで制御プロセ
ッサにより実行される簿記について詳しく説明するもの
である。

制御プロセッサは、該操作のために充分な記憶装置か割
り当てられているか否か判断しなければならない。動作
をなるべく悪化させずに、この判断を行うために、レジ
スターアレイ３５内の２個のレジスターを使って、最高
の活動状態領域の番号と最高の活動状態アドレスとを維
持する。拡張された併合・分類アルゴリズムの中の各分
類又は併合の開始時に、現在の領域が最高の活動状態領
域と比較される。若しそれが最高の活動状態領域引くｌ
より小さければ、その分類又は併合は正常に続く：そう
でなければ、制御プロセッサは、新しいストリングを最
高領域に作りかけており、進むのに充分な記憶装置が割
り当てられているか否か確かめなければならない。

この確認は、最高活動状態アドレスレジスターを使って
、他の完全なストリングのための余地が次の領域にある
か否か判断することから始まる。

若しあれば、拡張併合・分類は正常に進行する；若し無
ければ、制限プロセッサは、現在の領域から別個のスト
リングが次の領域の不完全なストリングに嵌まり込むか
判定し、その情報を使って、それらのストリングが併合
されたならば何個の追加レコードを処理できるか判定す
る。若しこの数が入力ストリングに残っているレコード
の数より少なければ、制御プロセッサは上位プロセッサ
に割り込んで、操作を完了するためにもっと多量の記憶
装置が割り当てられなければならないことを指摘する。

許容可能な追加のレコードの数が、残っているレコード
の数より多ければ、追加の記憶装置無しで操作を完了す
ることが出来る。コマンドレジスターにＥＮＤビットが
セットされると、このレベルに残っているストリングの
数と、将来の入力から形成されるこのレベルの追加のス
トリングの数と、次のレベルのストリングの数との和が
等しくＮとなる様に、制御プロセッサはこのレベルから
ちょうど充分なストリングを併合する。「最善の」併合
が行われたことを出力フェーズに対して指摘するフラグ
がセットされ、この特別の不完全なストリングの長さか
レジスターアレイ内のレジスターに保存される。このレ
ジスターは、出力フェーズが使用する不完全なストリン
グの長さのためのレジスターと同じではない。

ＥＮＤビットがセットされなければ、コマンドレジスタ
ー内の追加のオプション・ビット（ＬＯＣＫビット）が
検査される。このＬＯＣＫビットがセットされていれば
、制御プロセッサは、なるべく多数のストリングを次の
レベルの特別の不完全なストリングに併合し、併合フラ
グを設置し、特別の不完全なストリングの長さを保存し
、レベル０のストリングを作り続ける。ＬＯＣＫビット
がセットされていなければ、上位プロセッサは割り込ま
れて、ＥＮＤビットをセットし、ＬＯＣＫビットをセッ
トし、又は記憶装置エンドアドレスを増大させることを
許される。

「最善の１併合は、拡張併合・分類の動作が最適化する
ことを保証する。制御プロセッサは操作中のレコードの
総数を知らず、上位プロセッサが中間記憶装置のサイズ
を固定する許可を与えているのて「短縮」併合が起こる
。−旦固定されると、記憶装置アドレスの終端を増大さ
せることは違法となる。この併合は、与えられた量の記
憶装置で分類することの出来るレコードの数を最適化す
る。

分類制御 前述の入力フェーズの分類プロセスは、分類加速装置が
、入力ストリングからＮ個の未整理レコードを読み込み
、それらを分類し、その結果を中間記憶装置の領域０中
の新しいストリング中に置くことを必要とする。

好ましくは、分類制御は、マイクロコード中の単一ルー
プの中に存する。最初に、入力ストリングが使い尽くさ
れたか否か調べるためにレコードカウントレジスターが
検査される。使い尽くされていれば、制御は出力フェー
ズに移転する。より多数の入力レコードがあれば、レジ
スターアレイ内のソースアドレスが入力プロセッサに渡
される。

このレジスターは、操作が初期化された時に入力ストリ
ングのアドレスが装填されたレジスターであり、この時
にレコード当たりのバイトの数だけインクリメントされ
る。該アレイ内の他のカウントレジスターは１だけイン
クリメントされ、カウントがＮに達するまで分類ループ
は継続する。

併合制御 純粋にマイクロコードで取り扱われるのが好ましい分類
制御とは異なって、併合制御用のマイクロコードは、前
述の併合アルゴリズムによりストリング選択回路３９で
加速されるのが好ましい。

ストリング選択論理について前述した。分類順序づけ装
置は入力プロセッサが各レコードに挿入するタグの供給
も行う。

分類安定性 「安定な」分類は、同じキーを持ったレコードが、入っ
たときと同じ相対的順序で該分類からでるような分類で
ある。設計を単純なままに保ち、追加の記憶装置及び時
間要件を小さくするために、Ｎ路併合アルゴリズムで既
に必要とされたタグバイトを使用して分類安定性を保証
する。この特徴は、総レコードサイズを割合に小さく保
つと共に、分類順序づけ装置又はリバウンド分類装置の
大幅な変更を必要としない。

この所定の順序が変更されないことを保証するために、
特別のハードウェア及びアルゴリズムを使用する特別の
特徴が分類加速装置１０に含まれている。

前記した様に、キーバイトに続いて、残りのデータバイ
トの前にタグバイトが入力レコードストリングに挿入さ
れる。タグバイトの高位４ビツトは、レコードの出所と
なったストリングの番号（併合について）、又はゼロ（
分類について）にセットされる。

タグバイトは常に処理要素において「上昇ｊ＠に比較さ
れる。タグバイトをキーの前に、しかし残りの・データ
の前に置くことにより、処理要素は、残りの非キーバイ
トが与えられる前に、それらのバイトをどの経路に通す
か決定することが出来る。

ストリング番号は、等しいキーを持った異なるストリン
グからのレコードを、それが入って来た順にリバウンド
分類装置から出て行かせる。「順序ｊビットは、等しい
キーを持った同じストリングからのレコードを、それら
が入って来た順にリバウンド分類装置から出て行かせる
。

分類順序づけ装置強化 与えられた併合のために、−緒に分類プロセスに入った
レコードのストリングが選択される。即ち、選択される
成るレコードの前に、しかし、選択される他のレコード
の後に分類プロセスに入って選択されないレコードは無
い（それらは、可能性としては、この併合に属すること
があり得る）。

各ストリングに対して独自の番号が選択されるが、それ
は、そのストリング中のレコードが分類プロセスに入っ
た、同じ併合内の他のストリングに対しての相対順位を
示す。ストリングの各レコードは、タグバイトの高位ビ
ットに挿入されたストリング番号を持っている。異なる
ストリングからの２個のレコードの順序が、それらのタ
グバイトが比較されるときに解明されていなければ、そ
れらが入ってきたのと同じ順序で併合から出て行くこと
をストリング番号が保証する。

分類済みストリングが作業空間の領域に書き込まれてゆ
くとき、それらは、その領域の使用可能な最低の行に書
き込まれる。領域が満杯になると、その次に高い領域の
使用可能な最低の行に併合されてゆく。これから分かる
ように、部分的併合（後述する）が無い場合には、最高
の領域は分類に最初に入ったストリングを包含し、２番
目に高い領域は２番目に入ったストリングを包含する、
等々である。領域内では、最低の行は、最初に分類に入
ったストリングを包含し、次の行は２番目に入ったスト
リングを包含する、等々である。

下記の記述においては、Ｏから始まるストリング番号が
順に割り当てられる。別様に指定されない限りは、行の
グループ内ではストリング番号は最低の行から最高の行
へと順に割り当てられる。

第１９図に示されている様に、ＦＳＪの下のコラム内の
ストリング番号０ないし１５は順に並んでおり、ストリ
ング１５は最高のアドレスＨＡにあり、ストリングＯは
最低のアドレスＬＡにある。

併合に参加するストリングにストリング番号を割り当て
る異なる場合が４種類ある； １）成る領域が満杯で、次に高い領域への完全併合が行
われる時、ストリング番号はグループとして１６個の行
に割り当てられる（第１９図に示されている様にして）
。

２）作業空間の量が限られているために部分的併合が行
われるときには、２番目に高い領域の、全てではない行
が最高領域に併合される。この場合、ストリング番号は
、グループとして、最高領域の最後の行に収まる２番目
に高い領域の最高番号の行のうちのなるべく多くの行に
割り当てられる。第２０図の例では、Ｎは最高領域の番
号である。

３）（全ての入力データが作業空間メモリー内に置かれ
た後）最後の併合が行われるとき、部分的併合が起こっ
ていなければ、ストリング番号はグループとして最高領
域内の全ての行に割り当てられ、その後、空でない全て
の領域が割り当てられるまで、２番目に高い領域内の全
ての行に割り当てられる、等々である。この状態は第２
１図に示されており、ここで最後の併合はＦＭで指示さ
れている。

４）最後の併合か行われる時、部分的併合が起こってい
なければ、手順はもっと複雑である。以下のことが指摘
されなければならない：（ａ）　　１回だけ、部分的併
合が行われる。

（Ｃ）　　常に、２番目に高い領域から最高領域へであ
る。

（Ｃ）　　それ以上の、最高領域への併合は行われない
（それは満杯となっている）。

次の手順が行われる。最初に、ストリング番号が、グル
ープとして、最高領域の、最後の行を除いた全ての行へ
割り当てられる。その後、それらは、グループとして、
部分的併合の直後に残っていた２番目に高い領域内の行
に割り当てられる。

次に、最高領域の最後の行にストリング番号が割り当て
られる。その後、２番目に高い領域内の、割り当てされ
ずに残っている行にグループとして割り当てが行われる
。最後に、残っている空でない領域にグループとして領
域の下降順に割当が行われる。

部分的併合後の最善の併合のためのストリング番号割当
を示す第２２図において、データは以下の様に表されて
いる： ｐｐｐｐｐｐ＝部分的併合の結果。

ａａａａａａ＝その部分的゛併合後に２番目に高い領域
に付加された行。

ｂｂｂｂｂｂ＝その部分的併合の直後に２番目に高い領
域に残っている行。

＋＋＋＋＋＋＝他の満杯の行。

リバウンド分類装置強化 分類装置に入る各レコードのタグバイトの最下位ビット
（ｒ順位一ビツトと呼ばれる）は１にセットされる。

順位ビットは、同じストリング番号を持ったレコードの
順位を保存するために使われる。順位ビットは次のよう
に取り扱われる（それはＩにセットされたリバウンド分
類装置に入ることを想起）：（ａ）　　処理要素が垂直
に通過させることを決定し、或いは既に垂直に通過させ
つつあるならば：ｌ）ｒ下方に」通過させられるタグバ
イト（下って来たタグバイト）の順位ビットはｌにセッ
トされる。

２）ｒ上方に」通過させられるタグバイト（昇って来た
タグバイト）の順位ビットは変更されない。

（ｂ）　　処理要素が水平に通過させることを決定し、
或いは既に水平に通過させつつあるならば：Ｉ）「下方
に１通過させられるタグバイト（昇って来たタグバイト
）の順位ビットは０にセットされる。

２）「上方に１通過させられるタグバイト（下ってきた
タグバイト）の順位ビットはｌにセットされる。

（ｃ）　　ＩＥＲ８ｒＮ−２Ｊ　からＩＥＲ８ｒＮ−２
＋Ｎ−ＩＪへ渡されるタグバイトの順位ビットはｌにセ
ットされる。

この方法の安定性は例によって示すことが出来、その例
では、２個の重複するレコードがあるとする。この説明
のために、重複するレコードは、完全に等しいキー及び
等しいタグを持ったレコードであると仮定する。

第ルコードはＥＲ８に入り、第２レコードがＥＲ８に入
るまで他のレコードと混じっている。

第２レコードと会うために、第ルコードは上を向いて、
その順位ビットを１にセットされなければならない。Ｅ
Ｒ３は分類されているので、第２レコードは真っ直ぐに
下方に進んで第ルコードと出会い、その順位ビットをセ
ットされたままに保つ。この二つのレコードは正確に等
しく、順位ビットを含み、よって垂直に移動し続ける。

追加の重複レコードが無ければ、この重複レコードは、
より大きなレコードを通過し続け、或いは上のレコード
は下方に向きを変え（これは、その順位ビットをクリア
する）、上がってくる次の重複レコードと出会う（この
レコードの順位ビットは、まだセットされたままである
）。これにより、該重複レコードは、より大きなレコー
ドが通り越すか、他の重複レコードが入るか、又はＥＲ
８が流されるまでは、ＥＲ３が現在の位置を保つ。

今、示す必要があるのは、重複レコードの、出てゆくグ
ループに入る新しいレコードは該グループの底に落下す
ることである。新しいレコードは、重複レコードの出て
ゆくグループの各レコードと出会うとき、その新しいレ
コードは下降中であり旧レコードは上昇中である。上昇
するレコードは常にその順位ビットがセットされる。垂
直に通過させられる下降するレコードの順位ビットも同
じく常にセットされる。これは、新しいレコードは、該
グループの底に達するまで該コラムを下って垂直に移動
し続けることを意味する。

叙上から、垂直に通過する時に順位ビットを変更せず、
そのままにしておく様に規則を変更することが出来ると
結論することが出来る。これにより、下方に向けられた
レコードは、若し下り続けるのであれば、その順位ビッ
トを０にセットされたままに保つことが許されるが、下
方に向けられたレコードは、その下にあるものが全てそ
れより大きいので、決して下降し続けない。これにより
、ＰＥ内の論理が単純化される。

順位ビットの、指摘した使用によって、位置を変更する
ことのあるレコードは、それらの初期順位を保存させら
れる。

データ保全性特徴 外部ハードウェアとの協働により、分類加速装置を通過
するデータは、データが該装置に入った点から、出てゆ
くまで、変造に関′して検査される。

また、レコードを分類又は併合する時には、分類加速装
置の正しい動作と、併合のための入力レコードの正しい
整理とを確実にするために、出力レコードの順位が検査
される。

エラー検出コード パリティ 分類装置外のデータ経路が、バイトパリティの使用によ
り検査される。バイトパリティは、８ビツトのデータを
９ビツト値で表す方式である。余分のビットは、データ
の出所で計算されたパリティ値を担っている。該データ
からパリティ値を計算し直し、その新しく計算された値
をパリティビットと比較することによって、パリティ検
査が行われる。等しくないことは、該データ中のエラー
を指摘するものである。

分類加速装置ｌＯには、上位システムからデータ及びパ
リティが供給される。データが入るとき、該パリティは
好ましくは検査をされる。この時点で検出されたエラー
は、システムパリティエラーとして分類され、その様な
ものとして報告される。

システムバスインターフェースからのデータ経路のパリ
ティ保護は、リバウンド分類装置まで続く。データがリ
バウンド分類装置に入るとき、データパリティが再び検
査され、エラーは内部データエラーとして報告される。

出力時に、リバウンド分類装置はパリティを持ったデー
タを生成する。このデータがシステムバスインタフェー
スに達したとき、そのパリティが検査され、不一致は内
部パリティエラーとして報告される。パリティ値は、シ
ステムバスインターフェースで再生されて、該データと
共に上位システムに渡され、これにより該上位システム
は上記の様にデータパリティを検査することが出来るこ
ととなる（分類順序づけ装置からのデータのためのパリ
ティを提供するためにパリティがシステムバスインター
フェースで再生される）。

検査合計計算（第２３図） 分類加速装置内で、２レベル検査合計方式を使ってデー
タ保全性が保証される。検査合計保護は、多数のバイト
に渡って検査合計を検査するエラー検出方法である。検
査合計は、後に、該検査合計を計算し直して、それを先
に計算されてあった検査合計と比較することにより、検
査される。検査合計は以下の公式により計算される： ｉ＝０ないしｎについては、検査合計＝ｆ（検査合計、
データ〔ｉ〕） 各レコードが分類装置に入るとき、レコードの検査合計
が計算される。この検査合計についての関数（ｆ）は、
第２３図との関係で後述するＰＡＲブロックを使い、デ
ータバイトのパリティを使用して、モジュール２５６で
データバイトに加算されるものとして該検査合計又は該
検査合計のビット反転形を選択する。ｒピット反転」操
作はバイトに対して行われ、これにより、該バイト内の
最上位ビットと最下位ビットとが交換され、上から２番
目のビットと下から２番目のビットとが交換される、等
々であり、結局、全てのビットが異なる位置を持つこと
となる。

これらのレコード検査合計が互いにモジュール２５６加
算されて、レコードのグループについての検査合計とな
る。

分類装置を出るレコードは、同様に計算された検査合計
を有する。分類装置がレコードのグループを処理して、
残りのレコードが流し去られた後、入力検査合計及び出
力検査合計が比較される。

レコード検査合計のこの単純加算は、結合的性質を持っ
た関数をつくり出す：即ち、レコード検査合計を合計す
る順序は、その結果として得られる検査合計には影響を
与えない。このことは、該分類装置の主な機能がレコー
ドの並べ直しであるので、重要である。

レコード検査合計の計算は結合的ではない。

二つのレコードのバイトｎがそれらのバイト間で交換さ
れれば、その二つのレコードの検査合計の和は異なるこ
とになる。

交換されたバイトの例は、次のとおりである：入カニ ０×６１ ０×６２ ０×６１ ０×０３ ０×３１ ０×３２ Ｘ３１ ０×６３ 出カニ ０×６１ ０×６２ ０×６１ ０×９２ ０×３１ ０×６２ ０×３■ ０×９３ この検査合計を求める方式は、分類装置１８で２種類の
エラーについて検査を行うことが出来る：即ち、データ
経路での単ビツト故障（記憶要素故障を含む）と、レコ
ード間の不適切に制御されたバイト交換（ＰＥ制御不良
）。

検査合計操作は第２３図の論理回路を使って実現される
が、これはＥＤＣＮＥＱ信号をライン２７０上に生成し
、このラインは、二つの部の出力を比較するＮＥＱ比較
回路２７２の出力に接続される。第２３図に示されてい
る上側の部は、加算回路２７４の出力に接続された出力
ラッチ２７３を含み、この加算回路２７４の一入力は該
ラッチ２７３の出力に接続されている。

加算回路２７４の他方の入力は、−入力がＥＲＥＣライ
ン１６０に接続されているＡＮＤ回路２７５の出力に接
続されている。ＡＮＤ回路２７５の他方の入力は、加算
回路２７８の出力に接続されているラッチ２７６の出力
に接続されている。加算回路２７８の一出力はマルチプ
レクサ２８０の出力に接続されており、該マルチプレク
サの−入力はラッチ２７６の出力に接続され第２入力は
ＲＥＶＥＲ８Ｅ　　ＢＩＴＳブロック２８１に接続され
ている。ブロック２８１は、前述の、バイトのビット反
転を行う。

マルチプレクサ２８０はＰＡＲブロック２８２により制
御され、その入力はＩＢＹＴＥライン２８３（リバウン
ド分類装置に入るバイト）に接続されており、ＩＢＹＴ
Ｅは加算器２７８の第２入力にも接続されている。該論
理の２番目に低い部は１番低いのと実質的に同一であり
、対応する要素はダッシュ記号付番号で示されている。

差異は、ライン２８３′が０ＢＹＴＥライン（リバウン
ド分類装置から出るバイト）であるのに対して、ライン
２８３はＩＢＹＴＥラインであることである。

分類順序検査装置（第２４図ないし第２８図）レコード
が分類装置から出るとき、該レコードは、一つのレコー
ドを保持する特別の記憶要素に入る。この記憶要素はシ
フトレジスターの様に振る舞い、該記憶要素の入力及び
出力を検査する比較論理が、分類装置から出るレコード
が正しく整理されていることを確認するのを可能にする
。該比較論理は、出力を除いて、分類装置に使用されて
いる処理要素と同様である。該比較論理の出力は、レコ
ードの減少（ｒ下降１分類について増大）シーケンスが
検出されたことを示す信号である（分類順序エラー）。

分類順序検査装置は、出力ストリング中のレコードが次
のレコードと同じキーを持っていることを示すｒタイ１
ビットを提供するのにも使われる。

この「タイｊビットは、リバウンド分類装置からの出力
上のタグバイトの最下位ビットである。ユーザーソフト
ウェアは、この「タイ」ビットを利用して、後続の節で
説明するように加速装置ＩＯの容量を越えるキーフィー
ルドに対して分類を行い、或いは重複レコードの分類後
の処理を補助することが出来る。分類加速装置は、普通
は、レコードを出力する前に該レコードからタグバイト
を取り除くが、ユーザーが希望する場合にはタグバイト
をレコードに残したままにしておく様に分類加速装置に
指令することも出来る。

分類順序検査操作は、第２４図ないし第２８図に示され
ている論理回路により実施される。第２７図に示されて
いる回路は出力ライン２８６を包含し、このライン上に
前述の５ＲＴＥＲＲ信号が生成される。ライン２８６は
、−ＲＥＳＥＴライン２９０に接続された一入力を有す
るＡＮＤゲート２８９の出力に接続されたラッチ２８８
の出力に接続されている。ＡＮＤゲート２８９の他方の
入力は、ＯＲゲート２８２の他方の入力に接続されてお
り、このＯＲゲートの一入力はライン２８６に接続され
第２入力はＡＮＤゲート２９４に接続されている。ＡＮ
Ｄゲート２９４は、ＣＨＫＩＮＧ信号及びＥＱＵＡＬ信
号をそれぞれ受信するライン２９５及び２９７に接続さ
れた入力を有する。ＡＮＤゲート２９４への第３入力は
マルチプレクサに接続されている。該マルチプレクサの
一入力はｒＡ＜ＢＪであり、他方はｒＡ＞Ｂ」である。

該マルチプレクサは、ＡＳＣＥＮＤＩＮＧ及びＥＴＡＧ
を入力とするＯＲゲートにより制御される。

該分類順序検査装置の回路は、更に、第２４図、第２５
図、第２６図及び第２８図に示されている論理回路を含
む。第２４図おおいて、比較回路２９８が設けられてお
り、この回路は、前述のＢ〈Ａ信号をライン２９６上に
生成し、且つ、Ａ＝Ｂ信号及びＡ＜Ｂ信号をライン２９
９及び３００上に生成する。比較回路２９８の一入力は
ＵＲＯライン３０２に直結され、比較回路２９８の他方
の入力はカスケード接続された２個のＩ　ＥＲ８要素３
０３及び３０４を通じてライン３０２に接続されている
。これらは、一つのレコードブロックを保持する前述の
特別の記憶要素を形成する。

第２５図において、ライン２９５上のＣＨＫＩＮＧ信号
はラッチ３０６により生成され、該ラッチはＡＮＤゲー
ト３０８の出力に接続されており、このゲートの一入力
にはライン３０９上の−ＮＥＷＳＴＲＥＡＭＯＵＴ信号
が加えられるが、この−ＮＥＷＳＴＲＥＡＭＯＵＴ信号
は、第１１図に示されているパイプライン回路の生成す
るＮＥＷＳＴＲＥＡＭＯＵＴ信号の逆である。ゲート３
０８の第２入力はＯＲゲート３１０の出力に接続されて
おり、このＯＲゲートの一入力はＥＲＥＣライン１６０
に接続され第２入力はライン２９５に接続されている。

第２６図において、ライン２９７上のＥＱＵＡＬ信号は
、ＯＲゲート３１４の出力に接続されたラッチ３１２の
出力に生成され、このＯＲゲートの一入力はＥＲＥＣラ
イン１６０に接続され第２入力はＡＮＤゲート３１６の
出力に接続されている。

ＡＮＤゲート３１６の一入力はＡ冨Ｂライン２９９（第
２４図）に接続され、他方はライン２９７に接続されて
いる。

第２８図は、ライン３１８上に生成されるＴＩＨＤ信号
を生成するのに使われる回路を示し、このライン３１８
はＡＮＤゲート３２０の出力に接続されたラッチ回路３
１９の出力に接続されており、このＡＮＤゲートは、Ｃ
ＨＫＩＮＧライン２９５、第１Ｏ図の回路からのＥＴＡ
Ｇライン１７４及びＥＱＵＡＬライン２９７に接続され
た入力を有する。

分類加速装置の容量を越えること 加速装置１０は、使用可能な作業空間メモリーがユーザ
ーのファイル中のレコードを分類するのに充分でないと
きにも使うことの出来るものである。非常にありふれた
２種類の場合に対処するアルゴリズムが設けられる。第
１の場合は、レコードの総数を分類するのに充分な作業
空間メモリーが使用できない時である。第２の場合は、
レコード及び／又はキーの長さが分類加速装置の許容す
る最大長さを上回るときである。

使用可能な作業空間メモリーを越えることユーザーレコ
ードを分類するのに充分な作業空間メモリーを使用でき
ないときには、ユーザーは、「外部併合１と呼ばれるも
のを使用することが出来る。これは単に、分類操作を完
了するのに要する各併合パスの入力及び出力のためにレ
コード記憶装置をユーザーか管理しなければならないこ
とを意味する。

始めに、ユーザーは、分類加速装置ＩＯを使用して、使
用可能な作業空間メモリーに収まる、なるべく多数のレ
コードを分類する。この数を計算する必要はない。分類
加速装置が満杯になったことを示す指示が出されるまで
、単にレコードが分類加速装置に送られる。レコードの
これらの分類済みストリングは、その後、ユーザーが使
用することの出来る記憶装置内に置かれる（これらは、
例えばディスクに書き込まれてもよい）。全てのレコー
ドが分類され終わったとき、即ち、１６個の分類済みス
トリングが作られたとき、ユーザーは、分類加速装置Ｉ
Ｏを合併装置として使用して、その分類済みストリング
を併合する。これは、バッファー付き入力及び出力で行
うことが出来、従って、分類加速装置か非常に僅かなメ
モリーを使用できればよい。この併合から得られる分類
済みストリングを再び記憶装置内に置くことが出来る。

このアルゴリズムを繰り返し使うことが出来、これは追
加のレコード記憶装置の利用可能性によってのみ限定さ
れる。

最大レコード長を越えること レコード長か、分類加速装置が許容する最大長を越える
場合が２種類ある。

第１の、最も単純な場合は、レコード全体が大き過ぎる
が、キーと、元のレコードへのポインタとの合計が収ま
るときである。この場合、元のキーと、これに続く、元
のレコードを指すポインタを包含するバイトとから成る
新しいレコードが分類加速装置に入力される。分類が完
了したとき、ユーザーは、単に、該ポインタを使って元
のレコードの内容へアクセスして、その分類済みレコー
ドを処理する。

第２の場合は、レコードが大き過ぎて、キーと、元のレ
コードを指すポインタとの合計が収まらない時に起こる
。この場合、ユーザーは新しいレコードを再び入力する
が、この時にはユーザーは、収まるだけの、なるべく多
数のキーバイトだけを入力し、ポインタのための余地を
端部に残しておく。これらの、先端を切ったキーでの分
類時には、ユーザー「タイ」ビットを検査できるように
タグバイトが出力されるべき旨の要求が好ましい。

多くの場合、この様にして与えられる先端を切られたキ
ーは、レコードの分類された順序を判断するのに充分な
程度に独特である。重複する、先を切られたキーを持っ
たレコードのグループの位置を突き止めるには、ｒタイ
ｊビットを検査するだけでよい。このレコードのグルー
プは、そのとき、元のレコードからの残りのキーバイト
のうちの、収まるだけの数のキーバイトを新しいキーと
して使うことによって、更に分類することが出来る。重
複するキーが報告されなくなるか、又は全てのキーバイ
トが処理され終わるまで、重複する先を切られたキーを
持ったレコードの全てのグループに対して、このプロセ
スを反復することが出来る。

このプロセスは、より大きな最大レコード長を持った分
類加速装置を使うよりも早く作用する可能性があること
を指摘しなければならない。その理由は、分類加速装置
の速度がＲ）！ｅＮ＊ＬＯＧ１６（Ｎ）に比例し、ここ
でＲは分類加速装置に与えられるレコードの長さであり
、Ｎはレコードの個数である。より小さなＲの値（最大
のＲにより制限される）を使えば、レコードの最初のパ
ス分類は、より高速となる。後続のパスがあるならば、
そのパスは、同様に、遥かに小さなＮの値を使って重複
を解明するであろうが、これは遥かに高速であろう。

本発明の新規な思想の範囲から逸脱せずに修正、変形を
行うことが出来ることが理解されよう。

【図面の簡単な説明】

第１図は、本発明に従って構成された分類加速装置の略
ブロック図であり、上位コンピュータ及び上位メモリー
に接続されて示されている。 第２図は、該加速装置の強化されたリバウンド分類装置
に送られる、入力レコードから作られたレコードの形式
を示す。 第３図は、本発明の加速装置のリバウンド分類加速装置
を単純化した一般的形で示すと共に、これに付随する記
憶回路及びパイプライン回路を示す略図である。 第４Ａ図及び第４Ｂ図は、第３図に示されている分類装
置等の分類装置を通るデータの流れの単純化した例を示
す。 第５図は、第１図の分類加速装置に使用された、強化さ
れたリバウンド分類装置及びこれに付随する記憶回路の
構成を詳しく示す略図である。 第６図は、第５図に示されているリバウンド分類装置の
処理要素の制御回路の論理回路を示す。 第７図は、第１図及び第５図に示されている記憶回路と
共に使用することの出来るＲＡＭインデックス回路の一
つの形を示す。 第８図は、第１図及び第５図に示されている記憶回路と
共に使用することの出来るＲＡＭインデックス回路の他
の形を示す。 第９図は、レコードタイミング信号を供給する、第１図
の加速装置のレコード制御回路の一部を示す。 第１０図は、タグタイミング信号を供給する、第１図の
加速装置のレコード制御回路の他の部分を示す。 第１１図は、第１図及び第５図に示されているパイプラ
イン制御回路の詳細を示す。 第１２図は、第１図の加速装置の分類順序づけ装置のス
トリング選択論理回路のタグ選択回路を示す。 第１３図ないし第１７図は、第１図の加速装置のタグ先
読み論理回路のいろいろな部分を示す。 第１８図は、第１図の分類加速装置の使用する中間記憶
装置の組織の例を示す。 第１９図ないし第２２図は、最適の併合操作を得るため
に使用されるストリング番号割り当てを示す。 第２３図は、第１図の強化されたリバウンド分類装置の
インターフェースの検査合計論理回路を示す。 第２４図ないし第２７図は、第１図の強化されたリバウ
ンド分類装置のインターフェースの分類順序検査装置の
論理回路の部分を示す。 第２８図は、連続する二つのレコードが同じキーを有す
ることを示す信号を生成するために使われる、分類順序
検査装置の論理回路の追加の部分を示す。 １ｅ １ ２

Claims (9)

【特許請求の範囲】
1. （１）分類手段を含む分類システムであって、この分類
   手段は、分類されるべきレコードを受け取る入力手段と
   、前記分類手段から分類済みストリングを出力する出力
   手段と、レコード記憶手段と、Ｎ個のレコードの１グル
   ープのレコードが入力されると共に、前記１グループの
   Ｎ−１個のレコードの入力後に、Ｎ個のレコードの前記
   １グループのうちの最小のレコードを出力し、次に前記
   １グループの残りのＮ−１個のレコードを出力してＮ個
   のレコードの分類済みストリングを形成する複数の処理
   要素とから成っており、前記処理要素の各々は、前記入
   力手段から前記記憶手段へのレコードデータ転送、前記
   記憶手段内でのレコードデータ転送及び前記出力手段へ
   のレコードデータ転送を行う転送手段と、レコードを比
   較して対応レコードデータ転送を行わせる比較手段とを
   包含しており、前記処理要素の各々は、同順のレコード
   が前記分類手段への入力と同じ順に前記分類手段から出
   力されることとなる様に前記レコードデータ転送を制御
   することを特徴とする分類システム。
2. （２）前記入力手段は、１状態にセットされた順位ビッ
   トを有するレコードを最初に入力し、前記処理要素は前
   記順位ビットの状態に従って操作されることを特徴とす
   る請求項１に記載のシステム。
3. （３）前記記憶手段は、前記処理要素の各々に対応する
   第１及び第２の記憶部分を包含しており、前記処理要素
   の各々は、第１モードにおいては、前記第１及び第２の
   記憶部分から前記第１及び第２の出力へレコードデータ
   を転送し、次に前記第１及び第２の入力から前記第１及
   び第２の記憶部分へ転送し、第２モードにおいては、前
   記第１入力から前記第２出力へ且つ前記第２記憶部分か
   ら前記第１記憶部分へレコードデータを転送し、その後
   に前記第１記憶部分から前記第１出力へ且つ前記第２入
   力部分から前記第２記憶部分へレコードデータを転送す
   る様になっており、前記第１及び第２のモードでの動作
   は、前記分類手段から出力されるべきレコードの順序を
   前記分類手段への入力と同じ順序に保存する様に制御さ
   れることを特徴とする請求項１に記載の分類システム。
4. （４）前記処理要素のうちの第１処理要素の前記第１入
   力は前記入力手段に接続されており、残りの処理要素は
   前記第１処理要素に続いてカスケード関係に接続されて
   おり、前記の残りの処理要素の各々の前記第１入力は、
   その前の処理要素の前記第１出力に接続されており、前
   記処理要素のうちの最後の処理要素の前記第１出力はそ
   の前記第２入力に接続されており、前記第１処理要素の
   前記第２出力は前記出力手段に接続されており、前記残
   りの処理要素の各々の前記第２出力は、その前の処理要
   素の前記第２入力に接続されており、これにより、前記
   処理要素の全ての第１モードでの動作で、レコードデー
   タは前記処理要素を通じて最後の前記処理要素に逐次転
   送され、次に前記処理要素を通じて逆向きに前記出力手
   段へ逐次転送されることを特徴とする請求項３に記載の
   システム。
5. （５）前記入力手段は１状態にセットされた順位ビット
   を有するレコードを最初に入力し、前記処理要素は、前
   記順位ビットの状態に従って操作されて、前記ビットが
   前記１状態にある時には前記第１モードで動作し続ける
   と共に前記順位ビットを変更せずに通過させ、前記第２
   モードで動作している時には前記入力手段から遠ざかる
   レコードの順位ビットの状態を前記１状態の反対の状態
   にセットすると共に、前記出力手段に向かって移動する
   レコードと最後の前記処理要素により通過させられるレ
   コードとの順位ビットを前記１状態にセットする様に働
   くことを特徴とする請求項４に記載のシステム。
6. （６）限られた数のレコードのグループが入力されると
   共に、分類された順のレコードのストリングとしてレコ
   ードの前記グループを出力する様になっている分類手段
   と共に使用する併合システムであって、各々のストリン
   グ内で分類された順に並んでいるレコードの複数のスト
   リングを受け取って一時記憶する記憶手段と、レコード
   の前記ストリングを前記分類手段に転送する転送手段と
   、前記転送手段を制御すると共に併合モードで動作して
   前記ストリングのレコードを前記分類手段に供給すると
   共に前記分類手段により前記複数のストリングを併合し
   て、前記ストリングの前記レコードの全てを分類された
   順に包含する、より大きな単一のストリングにする分類
   制御順序づけ手段と、から成っており、前記分類制御順
   序づけ手段は等しいキーを持ったレコードについて入力
   順序と同一の出力順序を得る様に働くことを特徴とする
   併合システム。
7. （７）前記分類手段はレコードを逐次分類し、等しいキ
   ーを持った前記レコードは、前記分類手段に入ったのと
   同じ相対的順序で前記分類手段から出てゆくことを特徴
   とする６に記載の併合システム。
8. （８）併合操作時に、等しいキーを有するレコードは前
   記分類手段に入ったのと同じ順序に並べられることとな
   る様に前記併合システムはレコードの前記グループを併
   合することを特徴とする６に記載の併合システム。
9. （９）分類されるべきレコードを受け取り、１グループ
   のＮ個のレコードを処理し、前記１グループのＮ−１個
   のレコードの入力後、Ｎ個のレコードの前記１グループ
   のうちの最小のレコードを出力し、前記１グループの残
   りのＮ−１個のレコードを出力してＮ個のレコードの分
   類済みストリングを形成し、前記処理要素は、同順のレ
   コードを、受信されたのと同じ順序で出力させるステッ
   プから成ることを特徴とするレコード分類方法。