JPH03129519A - Data processor - Google Patents
Data processorInfo
- Publication number
- JPH03129519A JPH03129519A JP26844189A JP26844189A JPH03129519A JP H03129519 A JPH03129519 A JP H03129519A JP 26844189 A JP26844189 A JP 26844189A JP 26844189 A JP26844189 A JP 26844189A JP H03129519 A JPH03129519 A JP H03129519A
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- JP
- Japan
- Prior art keywords
- data
- output
- register
- bit data
- switch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数のビットデータを処理するデータ処理装
置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a data processing device that processes a plurality of bit data.
従来の技術 以下、従来のデータ処理装置について説明する。Conventional technology A conventional data processing device will be described below.
第3図は従来のデータ処理装置のブロック図を示すもの
であり、1はデータの処理またはシステム全体の制御を
行うCPU、2はプログラムを記憶しているプログラム
メモリで、CPU1から出力データA、B、C,Dが出
力され、出力端子A、B、C,Dにそれぞれ接続されて
いる。FIG. 3 shows a block diagram of a conventional data processing device. 1 is a CPU that processes data or controls the entire system; 2 is a program memory that stores programs; output data A, B, C, and D are output and connected to output terminals A, B, C, and D, respectively.
まず、CPUIが、第4図(a)のフローチャートのよ
うに、ターゲットプログラムの格納されているプログラ
ムメモリ2から命令を読み込む。そして、読み込まれた
命令はCPUIの内部で処理。First, the CPU reads instructions from the program memory 2 in which the target program is stored, as shown in the flowchart of FIG. 4(a). The read instructions are then processed within the CPUI.
実行され、データ線によって出力データAが出力端子A
に、出力データBが出力端子Bに、出力データCが出力
端子Cに、出力データDが出力端子りにそれぞれ出力さ
れる。is executed, and output data A is sent to output terminal A by the data line.
Then, output data B is output to output terminal B, output data C is output to output terminal C, and output data D is output to output terminal R.
発明が解決しようとする課題
しかしながら、上記従来の構成では、CPUIで処理さ
れたデータを出力する出力データAと出力端子A1出力
データBと出力端子B1出力データCと出力端子C1出
力データDと出力端子りはそれぞれ1対1でのみ接続さ
れている。そのため、設計変更等により外部機器の構成
が変更された場合、外部において配線修正を行い、デー
タ処理装置の出力端子に適合させなければならないとい
う課題を有していた。Problems to be Solved by the Invention However, in the conventional configuration described above, output data A, output terminal A1, output data B, output terminal B1, output data C, output terminal C1, output data D, and The terminals are only connected one to one. Therefore, when the configuration of the external device is changed due to a design change or the like, there is a problem in that the wiring must be corrected externally to make it compatible with the output terminal of the data processing device.
本発明は、上記従来の課題を解決するもので、複数のビ
ットデータの中から必要とするビットデータを選択し、
任意の出力端子に出力することのできるデータ処理装置
を提供することを目的とする。The present invention solves the above-mentioned conventional problems by selecting necessary bit data from a plurality of bit data,
An object of the present invention is to provide a data processing device that can output data to any output terminal.
課題を解決するための手段
この目的を達成するために、本発明のデータ処理装置は
、複数のビットデータの中から必要とする一つのビット
データを選択するスイッチ回路とこのスイッチ回路が選
択するビットデータを入力または出力する端子と、この
スイッチ回路を制御するために必要なデータを記憶させ
ておくレジスタとから構成されている。Means for Solving the Problem In order to achieve this object, the data processing device of the present invention includes a switch circuit that selects one required bit data from a plurality of bit data, and a bit selected by this switch circuit. It consists of a terminal for inputting or outputting data, and a register for storing data necessary to control this switch circuit.
作用
上記の構成によって、所望のビットデータを得るように
レジスタ設定をすると、レジスタが制御信号を出力する
ため、スイッチ回路で複数のビットデータの中から必要
とする一つのビットデータを選択し、出力することがで
きる。Effect When the register is set to obtain the desired bit data with the above configuration, the register outputs a control signal, so the switch circuit selects the required bit data from multiple bit data and outputs it. can do.
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings.
第1図は、本発明の一実施例におけるデータ処理装置の
ブロック図である。第1図において、3はスイッチ回路
を制御するために必要なデータを記憶させておくレジス
タ、4.5.6.7は、それぞれ複数のビットデータの
中から必要とする一つのビットデータを選択するスイッ
チ回路である。FIG. 1 is a block diagram of a data processing device in one embodiment of the present invention. In Figure 1, 3 is a register that stores data necessary to control the switch circuit, and 4, 5, 6, and 7 select one bit of data from among multiple bits of data. This is a switch circuit.
なお、1はCPU、2はプログラムメモリで、これらは
従来例の構成と同じである。Note that 1 is a CPU and 2 is a program memory, which have the same configuration as the conventional example.
第2図は、スイッチ回路の回路図とその動作を示す。FIG. 2 shows a circuit diagram of the switch circuit and its operation.
このように構成された本実施例のデータ処理装置につい
て、その動作を説明する。The operation of the data processing apparatus of this embodiment configured as described above will be explained.
初めに、第4図(blに示すように、従来例で使用して
いたターゲットプログラムの前に、出力データをどの出
力端子に出力させるかを決定する初期設定プログラムを
追加して、プログラムメモリ2に格納する。そして、C
PU1がプログラムメモリ2の命令を実行開始すると、
初期設定プログラムにより出力データの選択を行う2ビ
ツトのデータがレジスタ3に設定される。このレジスタ
3のデータにより出力データA、B、C,Dを出力する
端子が決定する。スイッチ回路4は、レジスタ3の2ビ
ツトの制御信号QAI、QA2で4ビツトの出力データ
A、B、C,Dの中から1ビツトだけ選択して出力端子
Aに出力可能となる。同様に、スイッチ回路5は、レジ
スタ3の2ビツトの制御信号QBI、QB2、スイッチ
回路6は、レジスタ3の制御信号QCI、QC2、スイ
ッチ回路7は、レジスタ3の制御信号QDI、QD2に
より、それぞれ出力データA、B、C,Dの4ビツトの
中から、各々1ビツトだけ選択して、各出力端子に出力
可能となる。例えば、レジスタ3にQA1=0.QA2
=1.QB1=O,QB2=0.QC1=1.QC2=
1.QD1=1゜QD2=0を設定すると、QAI工0
.QA2=1の場合、第2図よりスイッチ回路4は出力
データBを出力端子Aに、同様に、スイッチ回路5は出
力データAを出力端子Bに、出力回路6は出力データD
を出力端子Cに、スイッチ回路7は出力データCを出力
端子りに、それぞれ出力する。このように初期設定プロ
グラムによりレジスタ設定を行い、出力端子の初期化が
終了した後でターゲットプログラムを実行開始する。そ
して、CPUIで処理された出力データA、B、C,D
が各スイッチ回路4〜7により選択され、決定している
出力端子A、B、C,Dにそれぞれ出力される。First, as shown in FIG. 4 (bl), an initial setting program that determines which output terminal the output data will be outputted to is added before the target program used in the conventional example, and the program memory 2 is and store it in C.
When PU1 starts executing instructions in program memory 2,
2-bit data for selecting output data is set in register 3 by the initial setting program. The data in this register 3 determines which terminals output the output data A, B, C, and D. The switch circuit 4 can select only one bit from the 4-bit output data A, B, C, and D and output it to the output terminal A using the 2-bit control signals QAI and QA2 of the register 3. Similarly, the switch circuit 5 is controlled by the 2-bit control signals QBI and QB2 of the register 3, the switch circuit 6 is controlled by the control signals QCI and QC2 of the register 3, and the switch circuit 7 is controlled by the control signals QDI and QD2 of the register 3, respectively. Only one bit of each of the four bits of output data A, B, C, and D can be selected and output to each output terminal. For example, register 3 has QA1=0. QA2
=1. QB1=O, QB2=0. QC1=1. QC2=
1. If you set QD1=1゜QD2=0, QAI
.. When QA2=1, as shown in FIG. 2, the switch circuit 4 sends the output data B to the output terminal A, similarly, the switch circuit 5 sends the output data A to the output terminal B, and the output circuit 6 sends the output data D to the output terminal A.
The switch circuit 7 outputs the output data C to the output terminal C, and the switch circuit 7 outputs the output data C to the output terminal C. In this way, register settings are performed by the initial setting program, and after the initialization of the output terminals is completed, execution of the target program is started. Then, output data A, B, C, D processed by CPUI
are selected by each switch circuit 4 to 7 and output to determined output terminals A, B, C, and D, respectively.
以上のように、本実施例によれば、従来用いられていた
出力データにスイッチ回路およびレジスタを設けたこと
により、複数のビットデータの中から必要とする一つの
ビットデータを選択し、任意の出力端子に出力すること
ができる。As described above, according to this embodiment, by providing a switch circuit and a register for the conventionally used output data, one necessary bit data can be selected from a plurality of bit data, and any desired bit data can be selected. It can be output to the output terminal.
なお、上記の実施例ではスイッチ回路を出力専用のもの
にしたが、入力専用、入出力兼用として用いてもよい。In the above embodiment, the switch circuit is used only for output, but it may be used only for input or for both input and output.
発明の効果
本発明によれば、スイッチ回路、レジスタを設けること
により、複数のビットデータの中から必要とする一つの
ビットデータを選択し任意の出力端子に出力することが
できる優れたデータ処理装置を実現できる。Effects of the Invention According to the present invention, there is provided an excellent data processing device that is capable of selecting one required bit data from a plurality of bit data and outputting it to an arbitrary output terminal by providing a switch circuit and a register. can be realized.
第1図は本発明の一実施例におけるデータ処理装置のブ
ロック図、第2図はスイッチ回路の回路図、第3図は従
来のデータ処理装置のブロック図、第4図はプログラム
メモリのフローチャート図である。
1・・・・・・CPU、2・・・・・・プログラムメモ
リ、3・・・・・・レジスタ、4.5,6.7・・・・
・・スイッチ回路。FIG. 1 is a block diagram of a data processing device according to an embodiment of the present invention, FIG. 2 is a circuit diagram of a switch circuit, FIG. 3 is a block diagram of a conventional data processing device, and FIG. 4 is a flowchart of a program memory. It is. 1... CPU, 2... Program memory, 3... Register, 4.5, 6.7...
...Switch circuit.
Claims (1)
スイッチ回路と、前記スイッチ回路で選択したビットデ
ータを入力または出力する端子と、前記スイッチ回路を
制御するために必要なデータを記憶させておくレジスタ
とを備えたことを特徴とするデータ処理装置。A switch circuit that selects desired bit data from a plurality of bit data, a terminal that inputs or outputs the bit data selected by the switch circuit, and a register that stores data necessary for controlling the switch circuit. A data processing device comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26844189A JPH03129519A (en) | 1989-10-16 | 1989-10-16 | Data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26844189A JPH03129519A (en) | 1989-10-16 | 1989-10-16 | Data processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03129519A true JPH03129519A (en) | 1991-06-03 |
Family
ID=17458544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26844189A Pending JPH03129519A (en) | 1989-10-16 | 1989-10-16 | Data processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03129519A (en) |
-
1989
- 1989-10-16 JP JP26844189A patent/JPH03129519A/en active Pending
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