JPH03120477A - 電子デジタル電力量計の回路および要素を自己試験する方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子電力量計に関し、さらに詳しくは種々の
タイプの供給回路網での電気エネルギー消費を監視する
計器および電気エネルギーの測定精度を改良する装置を
含む計器を電子電力量計に配置する技術および−その装
置に関する。

〔従来の技術及び発明が解決しようとする課題〕現在一
般に使用されている配電システム又は供給施設には異な
るすうしゅの型式があることは周知である。これらのシ
ステムは次の形で使用者の設備へ電力を供給する： （１）４線３相Ｙ字状回路供給。

（２）３線３相三角供給。

（３）３線回路網。

（４）４線３相三角供給。

（５）３線単相供給。

（６）２線単相供給。

歴史的に言えば、これらの供給施設に接続される負荷に
よる電気エネルギー消費の監視は、これらの型式の供給
施設に接続されるように特別に設計された各種タイプの
誘導式電力量計によって行われてきた。計器は種々のタ
イプの供給施設に適切に接続されるように配置されなけ
ればならない。

都合の悪いことに、各基本計器の型の２つの変位量が必
要であって、主にそれらの全目盛電流定格が異なる。現
在慣用されているいわゆる自蔵電力量計は２００アンペ
アの全目盛電流定格を有する。

慣用されている第２の型は変圧器一定格メータ（大きい
電流負荷を下げるために外部の電流変圧器と併用される
）と呼ばれるもので２０アンペアの全目盛電流定格う有
する。電気機械又は誘導式メータの歴史的進歩において
、その自蔵および変圧器一定格メータは少し異なる電力
常数（円板１回転当りのワット時）をもって巻きつけら
れた。

従って、異なる２つのタイプのメータは線電流の検知に
使用されるメータ内の電流センサの倍率のみだけに対し
て提供することができない。従って、種々のタイプの配
電システム又は電気供給施設を考慮しそれに適合できる
電力量計の必要があることがわかる。

誘導型電力量計と共に電子レジスタが今日慣用されてい
る典型的に、誘導型電力量計はメータ・ディスクの回転
を感知してエネルギー消費に比例するパルスをレジスタ
へ送るパルス・イニシエータを含む。これらの電子レジ
スタは、典型的に使用エネルギー消費のキロワットの需
要電力および／または時間の測定に使用される。これら
のタイプの消費を表わすデータを蓄積するために、一般
に時間軸が必要である。この時間軸は、キロワットの需
要電力の計算のために典型的に５．１５゜３０又は６０
分の間隔記時、および使用メータに合せて時間および日
付の情報を保存するために使用される。

電子レジスタが誘導型メータと共に使用されるときは常
に、一般に１相の電圧をレジスタに供給して、レジスタ
を動作させる電力と時間軸用線周波数を供給する。その
特定の相電圧が失敗すると、レジスタの動作は停止する
。しかしながら、多相誘導型メータでは、２つまで他の
相電圧をメータに供給することができる。６０Ｈｚの時
間軸をレジスタに供給する相電圧が失敗すると、メータ
・ディスクは他の２つの有効相のために回転を継続でき
るが、電子レジスタは入力されても通常は動作しない。

従って、メータの電圧入力でいずれか１つの相電圧が有
効の場合には電子レジスタに線周波数時間軸を提供でき
る要求があることがわかる。

誘導型メータに対して、特に変圧器一定格型の場合には
、メータ電位入力側に電位又は電圧の存在を示す［ポッ
ト・ランプ（ｐｏｔ　１ａＩｌｐｓ）」を設けることが
長い間の慣用手段であった。典型的に、これらのポット
・ランプは各メータの電圧コイルの２次巻線から付勢さ
れて、磁束がメータ・ディスクに放出されていることを
表示する。これらのポット・ランプはメータの入力側に
おける相電圧の各々の存在を示すためにも使用される。

初期の電力量計におけるこれらのポット・ランプは最初
白熱電球であった。そしてさらに細菌ではこれらのメー
タは発光ダイオードを利用している。これらの装置はそ
れぞれかなりの電力を消費し、寿命が短く、光を放射し
て高周囲光状態下で見ることが困難である。検針員は典
型的に月毎の読み取りで各ポット・ランプの検査および
ランプが動作していない場合の問題点を報告することを
要求されている。従って、検針員や他の若干の知識のあ
る人がメータ入力端の電圧の損失時にいない限り問題点
を確認することはできないことがわかる。このような状
況において、誘導型メータの欠点の大部分を解決しなが
ら誘導型電力量計に少なくとも匹敵するレベルに低下し
た電子メータにおける電圧回路の完全性を保証する必要
があることがわかる。

電気の計量において、電気事業会社は歴史的に合計のキ
ロワット時（実電圧電流）の外に、力率。

ＫＶＡ又は無効電圧電流を測定することが望ましいこと
を見出した。無効電圧電流の測定は典型的に従来のキロ
ワット−時メータと共に第２のメータを使用することに
よって行われてきた。無効電圧電流および実電圧電流か
ら、力率およびＫＶＡのような量を計算することができ
る。無効電圧電流を測定するこの第２のメータは、合切
には電圧回路において移相変圧器に接続された電力量計
である。９０度の電圧位相はバール（Ｖａｒｓ（無効電
力の単位）と呼ぶ測定値をもたらす。Ｑは実際には無効
測定値であって、６０度の移相はメータにおける多相回
路へのメータ電圧接続を交さ整相することによって容易
に達成できることから導き出されている。従ってバール
の測定に必要な移相変圧器の必要性を排除できる。これ
ら無効測定をするための第２のメータを設けることはコ
スト的に高つくことになる。従って、外部の移相変圧器
や特別の接続をする必要がなく、キロワット時および無
効電圧電流を測定できる単一メータを提供する必要があ
ることがわかる。

電気計量に関する詳細な記載、特に種々の電気供給施設
および配電システム、さらにキロワット時、バール時お
よびＱ・時の計量に利用される各種メータに関する詳細
な情報は次の刊行物が参考になる：　ｔｈｅ　Ｈａｎｄ
ｂｏｏｋ　ｆｏｒ　Ｂｌｅｃｔｒｉｃｉｔｙ、　Ｅｉｇ
ｈｔｈＥｄｉｔｉｏｎ、　ｐｕｂｌｉｓｈｅｄ　ｂｙ　
ｔｈｅ　Ｅｄｉｓｏｎ　Ｅｌｅｃｔｒｉｃ　１ｎｓｉｔ
ｕｔｅ 電気事業会社は、製造業者から購入する計量装置に極め
て高い水準の信頼性を期待するようになってきた。特に
電子計量装置において、装置の部品が良好であるか又は
複雑或いは時間のかかる試験操作を行う又は設備から装
置を取外す必要な（破損したかを語れることが重要であ
る。従って、複雑又は長い試験操作を伴うことなく、か
つ装置を供給設備から取外す必要がなく、電子メータに
おける主要素又は回路の適当な操作を迅速かつ容易にで
きる必要があることがわかる。さらに、余分な回路に伴
う複雑性の増加のためにメータ装置の信頼性を実質的に
下げない低コスト解決法でこの信頼性および試験性能を
達成する必要がある。

電子メータはアナログ増幅器、例えばＡ−Ｄ変換器およ
びＣ−■変換器並びに電力の測定における不正確に寄与
する全メータにおけるＤＣオフセット電圧を導入する他
の型式の回路および構成部分に使用されるアナログ増幅
器を使用する０例えば、典型的なＤＣオフセット誤差電
圧は典型的に１ミリボルト、又はＣＭＯ３法から構成さ
れる完全電圧量針の低コスト単一チツブ集積回路におい
て最悪の場合に３０ミリボルトである。前記型式の高性
能単一チップ増幅器におけるこのＤＣオフセットを削除
する技術が開発されているが、それらの技術は本発明の
意図するような電子メータに必要な多くの増幅器には適
当でないと考えられている。電子メータを校正するとき
にＤＣオフセットの作用を調整する電子メータに適当な
校正手段を組み込むことができる。しかしながら、これ
らのオフセットは時間と共に変動する。そして温度変化
に伴いさらに著しく変動して、電子メータの精度を変化
させる。時間および温度とメータ精度との関係は共に電
気設備においては重要であって国の標準規格に限度を明
記している。従って、電子メータにおけるＤＣオフセッ
トの蓄積を補償すると共に電子メータの寿命の間に起こ
りうるＤＣオフセットの全ての変化を修正する手段を提
供することが望ましいことがわかる。

本発明は動作性能の優れた電子電力量計を提供すること
を目的としている。

さらに本発明は、複数の異なる電気供給施設の１つに流
れる電気エネルギーをデジタル式に測定できる電子電力
量計を提供することを目的としている。

さらに本発明の別の目的は、ワット時のような有効電力
を測定できる外に異なる無効電力成分を選択的に測定で
きる電子電力量計を提供することである。

さらに本発明の目的は、入力電流の広動的範囲に渡って
高精度を得るため、従って必要な電流定格の数を減らす
ため規定された範囲についてメタ−に供給される入力電
流を調節する自動範囲切換え性能をもった電子電力量計
を提供することにある。

本発明の別の目的は、多相系におけるいずれか１つの相
電圧がメータ電圧入力側で利用できる限りは電子レジス
タに線周波数時間軸を提供する電子電力量計を提供する
ことにある。

さらに本発明の目的は、メータへの電圧ボテンシアル入
力信号を監視して、メータへの１つ以上のボテンシアル
電圧入力信号の欠陥を表わす出力信号を電子レジスタへ
供給する電子電力量計を提供することにある。

本発明の別の目的は、電子電力量計内の臨界（危険）回
路をテストする手動開始自己検査能を有して、メータの
故障を示す出力信号を種々の表示器および電子レジスタ
へ供給する電子電力量計を提供することにある。

さらに本発明の目的は、電子電力量計にＤＣオフセット
電圧を蓄積できると共にメータの寿命の間に起こりうる
ＤＣオフセットの変化を自動的に修正する電子電力量計
を提供することにある。

〔課題を解決するための手段〕

１つの特徴において、本発明は、２線又は３線の単相供
給施設や回路、或いは電気設備によって一般に提供され
るような３線又は４線の多相供給施設や回路における電
気エネルギーをデジタル式に測定できる電子電力量計を
提供する。該電子電力量計（メータ）は単相又は多相の
電力線系統に接続される校正になっている。各相におけ
る個々の線電流からの信号を供給するために電流マルチ
プレクサが利用され、各相の個々の線電圧を結合するた
めに電圧マルチプレクサが使用される。各相（電流およ
び電圧）がそれぞれのマルチプレクサによってサンプリ
ングされる際に、それぞれのマルチプレクサからの電流
および電圧のアナログ出力信号は対応するＡ−Ｄ変換器
へ供給されて多重送信された各アナログ信号が等価のデ
ジタル信号に変換される。それぞれのマルチプレクサか
らの電圧および電流の出力信号は実際にそれぞれのＡ−
Ｄ変換器において変換できる電圧および電流のサンプル
である。各アナログ試料はＡ−ＤＦ変換器のレジスタに
おいてデジタル語に変換され、それはマイクロコンピュ
ータのようなデジタル信号プロセッサへ転送される。こ
れらのデジタル試料はそれぞれ電流と電圧を代表するも
のであって、デジタル信号プロセッサにおいて掛け算を
されて時間について積分してエネルギーの測定値となる
。

精密な時間軸は電子電力量計に維持される。そして電圧
と電流のＡ−Ｄ変換を行うべく電流および電圧のマルチ
プレクサ（多重送信システム）を介して相電圧および線
電流の入力信号並びにサンプル時間の多重送信をするた
めに種々の記特信号の発生に利用される。前記の配電系
又は供給施設におけるエネルギーの測定に適した構成の
電子電力量計にするため計器のタイプの選択デコーダが
利用される。その選択デコーダからの出力信号は多重制
御器へ送られる。そしてその多重制御器はその信号を解
読して適当な整相のクロック信号を電圧マルチプレクサ
へ供給し、従ってメータへの各種の相電圧入力のサンプ
リングの時間を制御する。各種の相電圧入力信号が試料
採取される順序は計量される供給施設のタイプに合せた
電子電力量計の構成に直接依存する。

それぞれの電流および電圧試料がデジタル等値へ変換さ
れる際に、それはデジタル信号プロセッサへ転送され、
そこでそれらの試料はそれぞれの電流および電圧レジス
タに記憶される。各変換の終わりに、デジタル信号プロ
セッサはそれらの試料を一緒に掛け算して時間電力の測
定値を得る。

そしてその値は前の測定値と合計して該プロセッサに累
積される。それらの積の累積値はデジタル信号プロセッ
サに記憶されているしきい値又は定数と比較する。積の
累積値が所定のしきい値と等しいときは、デジタル信号
プロセッサはワット時を表わすパルスを電子レジスタへ
出力する。そのワット時の信号が電子レジスタへ送られ
ると、しきい値が累積値から差し引かれる。

また、電子電力量計は信号をデジタル信号プロセッサに
送って該プロセッサにバール又はＱを計算するかを通知
する。電子電力量計がバール・メータ又はＱメータとし
て機能するかに依存して、デジタル信号プロセッサはそ
のワット時の計算後にサブルーチンに入り、バール値又
はＱ値を計算してこれらの値に比例するパルスをレジス
タへ出力する。バールおよびＱに対するしきい値もメー
タの構成タイプに依存してデジタル信号プロセッサによ
って自動的に設定される。

本発明の別の特徴において、電子電力量計は、最小信号
レベルが供給される入力電流の広い範囲に渡って大きい
信号レベルに匹敵するように測定される入力電流信号を
スケーリングする自動範囲切換の特徴を提供する。従っ
て、電流測定回路が動作しなければならない全範囲が縮
小される。電流の各Ａ−Ｄ変換の開始時に、電流の大き
さが特定の範囲を越えるか又は越えないかを試験する。

゛電流量きさに依存して、範囲選択の特徴が低電流又は
高電流範囲に切換える。次にＡ−Ｄ変換器がその電流を
デジタル値に変換してデジタル信号プロセッサへ転送す
る。高／低範囲選択の状態が範囲選択記憶装置に記憶さ
れる。そしてそれは、デジタル信号プロセッサがどの範
囲でサンプルを採ったかを識別できるように信号をデジ
タル化電流サンプルと共にデジタル信号プロセッサへ供
給する。この情報を供給されたデジタル信号プロセッサ
は次に１つのスケールで採取されたサンプルを別のスケ
ールに変換して電力測定値の導出に用いるために電流量
を組み合せる。

本発明の別の特徴において、電子電力量計はメータへの
相電圧入力の全てを連続的に監視する。

これらの相電圧は６０ヘルツの記特信号を電子レジスタ
用時間軸として該レジスタに連続的に供給する相電圧デ
コーダで常に監視されている。その相電圧デコーダは、
いずれも１つの相電圧が存在する限り６０ヘルツの時間
実信号が電子レジスタへ連続的に供給されることを保証
する。すなわち、多相系における２つの電圧が欠けても
、時間軸信号がなお電子レジスタへ供給される０本発明
の別の特徴に従って、タイマが電子電力量系においてメ
ータに供給される各電圧相入力信号と共同する。

これらのタイマは相電圧の各々と同期されるタイミング
・クロック信号によって駆動される。各タイマは所定の
遅延期間の終わりにパルスを出力する。各Ａ−Ｄ電圧変
換サンプルの終わりに、電圧デコーダが変換された電圧
の大きさが所定最低値にあるか否かを見る試験をする。

試料採取した入力相電圧が所定の値にあるか又はそれ以
上の場合には、その相に対するそれぞれのタイマがリセ
ットされ、従ってそのタイマは停止しない、しかしなが
ら、試験時に試験した相電圧が存在しない又は所定値以
下の場合には、その各相に対するタイマがパルスを出力
し、そしてそのパルスは電子レジスタへ転送されてレジ
スタにその特定の相がメ−タにおいて失敗したことを示
す。

本発明の別の特徴において、電子電力量計は該メータを
構成する臨界回路の動作を試験する方法を組み入れてい
る。これら回路の試験は手動で開始される。デジタル信
号プロセッサの電圧Ａ−Ｄ変換器および電流Ａ−Ｄ変換
器は、既知の一定入力を付加してデジタル信号プロセッ
サからのワット時出力パルスを監視することによって及
第動作が試験される。これらの出力信号が所定の時間窓
内に受信されないと、本発明のメータはＤＳＰ試験フェ
イル（落第）信号を発生する。その信号は次に電子レジ
スタへ供給されて表示されるか、又は表示器に供給され
てデジタル信号プロセッサの故障を表示する。さらに、
線電流人力センサの各々を試験する手段が設けられてい
る。電流試験フェイル信号が発生されて電子レジスタお
よび表示器に送られて電流感知装置の１つが故障であっ
たことを示す。さらに、本発明にはＤＳＰフェイル信号
、電流試験フェイル信号および前記電圧フェイル信号を
組み合せて、システム・フェイル信号を発生しそれを外
部表示器又は電子レジスタへ送ってシステムの故障を表
示する手段が設けられている。

さらに本発明の特徴として、デジタル信号プロセッサに
おいて、電子電力量計の電圧Ａ−Ｄ電圧変換回路におけ
る各種回路で発生するＤＣオフセット電圧の作用を補償
する方法が用いられている。

この補償を行うために、全電圧試料（すなわち、Ａ−Ｄ
変換）の和をとって入力電圧の固定サイクル数について
蓄積する。得られたこれら電圧試料の和は次に固定サイ
クル数について行われた全てのＡ−Ｄ変換の間にとられ
た電圧試料の数で割る。

この割り算によって前の電圧試料の各々に対する平均の
ＤＣオフセット値が得られる。そしてその値は次の電圧
試料の各々から差し引かれる。補正係数（又はオフセッ
ト補償値）は固定サイクル数の後で更新される。

本発明の以上および他の目的、特徴並びに利点は添付図
面と共に次の説明から明らかになるであろう。

〔実施例〕

第１図には、本発明による電子電力量計１０の主ブロツ
ク図が示されている。電力量計１０は配電供給設備又は
ネットワークへ接続され、相電圧入力および線電流入力
を受ける。そしてそれらの入力は計数および隔離された
後、電圧および線電流入力を対応するディジタル出力後
に変換するために２つの電圧および電流Ａ−Ｄ変換器１
２の入力端子へ供給され、さらにそのディジタル出力後
はディジタル信号プロセッサ（ＤＳＰ）１４へ送られる
。クロック発振器１６は精密発振器から複数のタイミン
グパルスを発生し、それらのタイミングパルスを電力量
計の種々のブロックへ供給して計器およびプロセッサ１
４の動作を制御する。

種々のタイミング信号をＡ−Ｄ変換器１２およびディジ
タル信号プロセッサ１４へ送って、それらの動作を電力
量計が接続される特定の型式の電力供給回路網に対応す
る選択論理回路１８によって選択された電力量計の機器
構成に従って制御するために計器のタイプの選択論理回
路が利用される。

また、計器の型選択論理回路１８は制御信号をＡ−Ｄ変
換器１２の出力と共に計器型自己検査論理回路２０へ供
給して、計器内に発生する種々の動作条件を代表するフ
ェイル試験信号を選択的に発生させる。これらのフェイ
ル試験信号は、計器の状態や使用記録器の時間を即時に
示す複数の表示器２４及び即時記録器のような電子記録
器２２にも供給される。その電子記録器は、これらのフ
ェイル試験信号を監視し、それらの信号の事情を、例え
ば電力量計の状態の分析に読取り者によって用いられる
液晶表示盤上に表示するプログラムを作る。Ａ−Ｄ変換
器１２は相電圧および線電流に比例するディジタル後又
は信号を計器自己検査論理回路２０お入力端子および自
動範囲切換器２６へ供給する。自己検査論理回路２０は
相電圧入力に比例する信号を監視して、電圧センサおよ
び電圧を電圧Ａ−Ｄ変換器の入力端子へ供給する隔離回
路網の状態を連続的に検査する。自動範囲切換器２６は
、Ａ−Ｄ変換器への線電流入力に比例する信号を連続的
に監視する。そして入力電流お各Ａ−Ｄ変換期間がディ
ジタル信号プロセッサ１４に信号を送り、それに入力電
流の選択範囲を知らせる。

ディジタル信号プロセッサ１４はクロック発生器１６か
らのリセット又はスタート信号に対応してＡ−Ｄ変換器
１２の出力を周期的に読み取る。

Ａ−Ｄ変換器の出力は入力相電圧および線電流の各Ａ−
Ｄ変換サンプルの終端でプロセッサ１４によって読み取
られる。従って、プロセッサ１４に供給されたサンプル
は計器（電力量計）に供給された瞬間電圧および電流の
値を代表する信号である。これらの電圧および電流サン
プルはプロセッサ１４において周期的に乗算され、一定
の時間に渡って積分されて、ＷＨ出力パルスおよびＶＡ
Ｒ／Ｑ出力パルスと呼ばれる出力パルスを発生して電子
記録器２２へ送る。ＷＨ出力パルス又はＶＡＲ／Ｑ出力
パルスは各時間に発生されるから、その積分値は適当な
計算で規定の限界水準を得る（すなわち、ＷＨおよびＶ
ａｒ／Ｑ）。計器型選択論理回路１８によって選択され
た種々の計器の型の各々に対する定数としてディジタル
信号プロッセサに記憶されるしきい値がある０本実施態
様において、後述のように論理回路１８によって選択す
ることができる６種類の異なる計器がある。

ＷＨ出力信号およびＶＡＲ／Ｑ出力信号の記録器２２に
対する割合は論理回路１日によって選択される特定の計
器に対するしきい値によって決定される。ＷＨおよびＶ
ＡＲ／Ｑの出力パルスの発生方法の詳細は後述する。

第２図を参照すると、本発明の操作順序を制御する基本
タイミング信号が図示のクロック発生器１６によって発
生される。クロック発生器１６はＭＣＬＫで示した４、
９７ＭＨ２の信号をディジタル信号プロセッサ（ＤＳＰ
）１４とＡ−Ｄクロック発生器３０へ供給する高精度発
振器２８からなる。クロック発生器３０は４．９７ＭＨ
ｚのクロック信号を割り算してＡＤＣＬＫで示した２０
７ＫＨｚの信号にする。ＡＤＣＬＫ信号は計器のＡ−Ｄ
変換器および範囲切換器へ供給されて後述のようにそれ
らの動作を制御する。ＡＤＣＬＫ信号は、ＦＣＣＬＫ、
ＲＥＳＥＴ、　■サンプルおよび１サンプルで示した複
数の出力タイミング信号を発生する時間軸発生器３２へ
も供給される。

これらの信号のタイミング関係はＡＤＣＬＫ信号と共に
後述の本発明の詳細な操作の説明の項で説明する。

第２図は、本発明の電子電力量計に使用される複数の電
圧基準値を発生する精密電圧基準器３４も示す。これら
の基準値が供給される方法は後で第３図を参照し本発明
の詳細な説明 明する。

第３図は本発明の電子電力量計の詳細な論理線図である
。本発明の詳細な操作説明の前に、最初にその電力量計
を構成する種々の論理素子および回路の基本的機能およ
び目的を説明するのが遊離であると考えられる。

第３図の電子電力量計は、多相配電供給設備からの３つ
の相電圧入力（相１〜相３）を個々の相電圧入力と協同
する電圧スケーリングおよび隔離回路３６に受は入れる
ように示されている。電圧スケーリングおよび隔離回路
３６は電力線から電気的隔ｗＩ（絶縁）をすると共に種
々の線電圧を下げる、例えば１２０〜４８０ボルトから
電圧マルチプレクサ（ＶＭＵＸ）３８への入口用の約１
、６ボルトに下げる，ＶＳＡ〜ｖＳＣで示した電圧入力
はＶＭＵＸ３８によって多重系にされて、多重化出力信
号を自己検査可能スイッチ（ＳＷ４０）へ供給する，Ｖ
ＭＵＸ３８４：よるｖＳＡ〜ｖＳＣ信号の多重化は、マ
ルチプレクサ制御器（ＭＵＸ制御器４２）からｖＭＵＸ
３８へ供給される３つのりｔ）７クバ７Ｌ／ＸＶＡＣＬ
Ｍ，ＶＢＬＫ。

ＶＣＣＬＫの計時によって制御される。ＶＭＵＸ３８が
これら後者のクロック信号によって制御される方法は後
述する。

それらの多重電圧信号はＳＷ４　０を経て電圧Ａ−Ｄ変
換器ｌ２“の入力端子へ供給される．電圧相信号ｖＳＡ
〜■ＳＣの各々は、ＶＭＵＸ３８およびＳＷ４０を通過
する際に、Ａ−Ｄ変換器１２゛に供給された■サンプル
信号によって制御されるサンプル期間中に変換されて、
変換器１２’の出力端子におけるビットＤＶＯ−ＤＶＮ
として示したディジタル語の形でディジタル出力信号を
発生する。そのＡ−Ｄ変換器１２’からの出力語は１つ
の入力として直接ディジタル信号プロッセサ１４（ＤＳ
Ｐ）および電圧イン・デコード回路４４へ供給される。

電圧イン・デコード４４はＡ−Ｄ変換器１２゜の出力端
子における各ディジタル電圧サンプルを連続的に監視す
る。ＤＶＯ−ＤＶＮで示されるディジタル語の大きさが
所定の大きさ又はしきい値以上である限り、デコード４
４からの出力信号ＶＩＩＮは電圧および線周波数試験回
路２０”の入力端子において二進法の１の状態のままで
ある。

回路２０”は第１図について前述した計器自己検査論理
回路２０の一部を形成する。

第３図は左下隅を参照すると、そこには３つの線電流（
線路１〜線路３）が３つの電流スケーリングおよび隔離
回路４６に供給されていることが示されている。望まし
い実施態様における電流スケーリングおよび隔離回路４
６の各々は電力線から電気的隔離をすると共に線電流を
電流マルチプレクサ（ＩＭＵＸ）４８への入力用の最高
約２ミリアンペアに下げる。スケーリング回路４６への
典型的な入力電流は自己内蔵計器に２００アンペアまで
そして変圧器定格計器に２０アンペアまでにできる。自
己試験論理回路２０′へ３つの電流試験信号ＩＴＡ−Ｉ
ＴＣが供給される・。自己検査動作中、これらの信号は
電流スケーリングおよび隔離回路４６のいずれかの故障
を検査するために監視される。

出力電流信号ＩＳＡ〜ＩＳＣは夏ＭＵＸ４８の入力端子
へ供給されて、それらを通して電流相クロック５０から
の３つのクロック信号ＩＡＣＬＫ。

ＩＢＣＬＫ、ＩｃｃＬＫによってＶＭＵＸ３８と同じ方
法で多重化される。その電流相クロック５０は時間軸発
生器３２からのＩ（電流）サンプル信号によって計時さ
れて、クロック信号ＩＡＣＬＫ〜ＩＣＣＬＫを適当に巡
回させＩＭＵＸ４８を介してｌ５Ａ−ＩＳＣ信号の多重
化を制御して、多重化入力信号ＩＩＮを切換利得制御回
路５２の入力側へ供給する。切換利得制御回路５２は自
動範囲切換器２６の一部分からなり、拡大又は縮小した
ＴＩＮ電流信号を電流−電圧変換器５４の入力側へ供給
する。切換利得制御回路５２からの電流信号は、電流−
電圧変換器５４においてＩＩＮの大きさに比例する電圧
信号に変換される。この比例電圧信号は利得調整器およ
び自己検査電圧試験スイッチ５８を介して電流Ａ−Ｄ変
換器１２゛へ直接送られる。

利得調整器５６の出力は入力電流１１Ｎに比例する電圧
であってｌ０ＵＴで示す。このｌ０ＵＴ信号は１つの入
力として範囲切換器６０へ供給されると共に前述の自動
範囲切換器２６の一部分を形成する。範囲切換器６０は
時間軸発生器３２から１サンプルおよびＡＤＣＬＫクロ
ック信号を受け、ｌ０ＵＴ信号を監視して、制御信号Ｅ
Ｎ１６をＤＳＰ１４とスイッチ利得制御回路５２へ供給
する。範囲利得回路６０の詳細は後述する。しかしなが
ら、ここではその回路６０はＩ　ＯＵＴ信号の大きさを
連続的に監視すること、そしてその信号の大きさが変化
する際にＥＨ１１の制御信号が切換利得制御回路５２に
入力電流１１Ｎを電流−電圧変換器５４への入力に適当
な水準にスケーリングさせることを言えば十分である。

前述のように、このスケーリングの目的は、入力電流１
１Ｎの小信号水準をより大きな信号に匹敵するように適
当に拡大し、従って電流Ａ−Ｄ変換器１２”が動作しな
ければならない全範囲を低減させることである。範囲切
換器６０からのＥＮ１６信号は二進法の０と１の間を切
り換わる二進信号である。

この信号はＤＳＰ１４によって監視されて、ワット時お
よびＶ　ａ　ｒ　／　Ｑ時の値を計算するときに適当な
計算をさせるためにそのＤＳＰによって入力電流１１Ｎ
にとのスケーリングが適用されるかを知るのに利用され
る。

また、電流Ａ−Ｄ変換器１２パは、電圧Ａ−Ｄ変換器１
２’　　　ｕ類似の入力信号および乗算した入力電流信
号ｌ５Ａ−ＩＳＧに比例するサンプル信号を受けて、そ
の出力端子にアナログ信号のそれぞれの大きさに対応す
るディジタル語を提供する、これらのディジタル語は複
数の線路でＤＳＰ１４の入力側へＤＩＯ−ＤＩＮ信号と
して提供される。前述のように、ＤＳＰ１４はそれぞれ
のディジタル電圧および電流サンプルを一緒に乗算して
各サンプルの時に即時の電力を得る働きをする。

各ディジタル・サンプルＤＶＯ−ＤＶＮおよびＤｌｏ−
ＤＩＮは、時間軸発生器３２からのＲＥＳＥＴ信号の発
生時にＤＳＰ　１４に計時される。

発振器２８からのＭＣＬＫ高周波信号も基本主起時機構
としてＤＳＰ１４の入力端子へ供給される。ＭＣＬＫは
、ＤＳＰ１４を電力量計の残りのものに比較して極めて
高周波数で動作させる。この高周波記時はＤＳＰに後述
の如（アナログ−デジタル・サンプル間の膨大の量のデ
ータを処理させる。

さらに第３図を参照すると、第１図について前述した計
器型選択論理回路１８が型選択器６２゜型選択デコーダ
６４．限界デコーダ６６および前記ＭＵＸ制御回路４２
からなることが示されている。前述のように（電力量計
が監視される特定の型の供給設備の適当な相電圧および
線電流に接続されているとき、本発明の電力量計は２又
は３線の単相回路又は３又は４線の多相回路におけるエ
ネルギーの測定に適合さすことができる。本発明の電力
量計が前記６つの異なる回路から電気エネルギーを計量
するのに適した方法を次の第１表を参照して示す。

第１表 ビット２　　ビット１　　ビット０ 用途による型の説明 ４線３相Ｙ型回路供給 設備用の３−要素計器 ４線３相Ｙ型回路供笛　　　２型 設備用の２−要素針 ３線３相三角又は３線回路　３型 網設備用の２−要素計器 ４線３相三角回路供給 設備用の２−要素計器 ３線■供給設備用の １−　　計器　　。

５型 １型 ４型 ビット３ 説明 自己内蔵計器 変圧器定格計器 第１表は４つの二進ビット、すわなちビットＯ。

ビット１．ビット２およびビット３の状態を示す。

これらのビットは第３図の型選択回路６２の出力端子に
示したビットＯ〜３に対応する。第３図に示すように、
型選択回路６２は、種々の端子結線を横断するジャンパ
を単に接続することによって型選択デコーダ６４への入
力に対する種々の二進ビット配置をセットするためにジ
ャンプできる４組の端子結線を含む。例えば、ジャンパ
がビット３に対して示したような特定の組のジャンパ端
子を横断して接続されるとき、ビット３は二進法の１と
考えられる。これらに対してジャンパが存在しない場合
にはビットは二進法のＯになる。第１表かられかるよう
に、用途によって６つの異なる型の計器を定義するため
に３つの二進ビットＯ〜２を採る。さらに、第１表に下
側に示すように特定の計器（電力量計）が自己内蔵型で
あるか又は変圧器定格型であるかを定義するために第４
のビット３が必要である。計器の型を特定の用途（すな
わち供給設備）に合わせるには、所望の構成を得るべく
型選択回路６２において適当なジャンパを接続する必要
があるだけである。例えば、第１図に示すように、計器
を４線３相Ｙ型回路の供給設備用の１型として構成させ
る場合には、ビット０はジャンパをその２つの端子に接
続させ、ビットｌ−２は開放のままにする。さらに、こ
の１型の計器が自己内蔵型である場合には、ビット３の
端子接続は同様に開放のままにする。型選択回路６２に
おける型選択ジャンパに関して第１表を見ることによっ
て、他の種々の計器の型２〜６の選択方法がわかる。

型選択器６２のビット３によってセットされる際に自己
内蔵計器と変圧器定格計器とを区別できる要件は前記誘
導型ワット時メータの展開から生じ、変圧器定格計器は
一般に２０アンペアの全目盛から２．５アンペアの試験
電流においである設計速度で動作する。そして自己内蔵
計器は２００アンペアの全目盛から３０アンペアの試験
電流で同一速度で動作する。本発明における電子電力量
計は、理想的にＤＳＰ１４からワット時の出力パルスを
同じ誘導電力量計ディスクの速度の１２倍の速度で提供
することによって現存する誘導型電力量計と厳密に競争
するように設計されている。

従って、ＤＳＰは自己内蔵計器と変圧器定格計器とを区
別できるために、供給される特定の入力電流に適当な速
度で電力入力パルスを発生すべくＤＳＰ１４に適当なし
きい値を得るためにその計器に供給される入力電流の大
きさを通知しなければならないことがわかる。ＤＳＰ１
４が変圧器定格計器と自己内蔵計器とを区別する方法は
後述する。

さらに、第３図を参照すると、ビット０〜３は型選択デ
コーダ６４へ供給され、そこで４つの２進型選択出力ビ
ットＴＳＢＯ〜ＴＳＢ３に符号解読される。型選択デコ
ーダ６４は、ＶＭＵＸ３８ヘクロック信号ＶＡＣＬＫ−
ＶＣＣＬＫを適当に発生さすべく符号解読するためにビ
ットθ〜３を符号解読して適当な型の選択ピッ）ＴＳＢ
Ｏ〜ＴＳＢ２をＭＵＸ制御回路４２へ提供する。

ＭＵＸ制御回路４２は相電流クロック５０から電流クロ
ック信号ＩＡＣＬＫ−ＩＣＣＬＫも受ける０ＭＵＸ制御
回路４２は、ＴＳＢＯ〜ＴＳＢ２信号の符号解読と共に
これら後者の信号を利用してｖＭＵＸ３８へ供給される
■ＡＣＬＫ〜■ＣＣＬＫ信号の発生順序を制御する。Ｍ
ＵＸ制御回路４２はＴＳＢＯ−ＴＳＢ２信号も符号解読
して電圧および線周波数試験回路２０”への入力として
供給される２つの信号ＥＮＢとＥＮＣを発生する。

さらに、計器の構成の型に依存して、ＭＵＸ制御回路４
２は２つの信号による割り算値（÷２）をＤＳＰ１４へ
供給する。

さらに、第３図に示すように、ＴＳＢ３ＳＢ３信号ＴＳ
ＢＯ−ＴＳＢ２信号は入力としてしきい値デコード論理
回路６６へも供給される。この論理回路はそれらの入力
ビットを符号解読して、ＤＳＰ１４への入力として供給
される３つのしきい値確認ピッ）ＴＨＯ，ＴＨＩおよび
ＴＨ２を発生する。後述のように、ＤＳＰ１４はこれら
のビットを符号解読して、配置された特定の型の計器に
どのしきい値を利用するかの決定をする。さらに、しき
い値デコード論理回路６６は、ビットＴＳＢＯ−ＴＳＢ
２の符号を解読して、２つの信号ＥＮＩＢとＥＮＩＣを
電流およびＤＳＰ自己試験論理回路２０°°へ供給して
、その論理回路に試験される計器構成の型に利用される
電流入力を知らせる。

第３図の自己検査スイッチ６８を見ると、自己検査スイ
ッチ６８は押ボタンスイッチであって、自己検査可能論
理回路７０へ接地信号を付加するために、例えば検針員
や検査員によって手動で作動される。自己検査スイッチ
６８が閉じているとき、時間軸発生器からのＦＣＣＬＫ
クロック信号は自己検査可能論理回路７０に５ＥＬＦＣ
ＨＫＥＮで示した自己検査可能出力信号を発生させる。

前述のように本発明の電力量計はその内部の各種臨界回
路の動作を自己検査することができる。従って、その５
ＥＬＦＣＨＫＥＮ信号が発生されると、その信号は電流
およびＤＳＰ自己試験論理回路２０”、Ａ−Ｄ変換器試
験スイッチ５Ｂ、Ａ−り変換器試験スイッチ４０．隔離
回路４６およびしきい値デコード論理回路６６へ供給さ
れる。

電流およびＤＳＰ自己試験論理回路２０゛は電流試験信
号ＩＴＡ〜ＩＴＣの状態を監視する論理回路を含む。自
己検査期間中、すなわち５ＥＬＦＣＨＫＥＮが高く、Ｉ
ＴＡ〜ＩＴＣ信号のいずれか１つが高くなる（二進法の
１になる）と、電流スケーリングおよび隔離回路４６の
１つが故障していることを示すＩＶＣ試験信号が発生さ
れる。

このＩＶＣ試験信号は１つの入力として第３図の最上部
の電圧および線周波数試験論理回路２０”へ供給されて
、そこでＤＳＰ試験およびＶＩＯＵＴ信号と組み合せて
電圧および線周波数試験論理回路２０”の出力端子から
ＳＹＳＴＥＭ　　ＦＡＩＬ信号を発生する。

電流およびＤＳＰ自己槍査論理回路２０°に再び戻ると
、その論理回路からの別の出力信号はＤＳＰ試験信号で
あって、それはまた電圧および線周波数試験論理回路２
０”へ供給されることがわかる。また、この信号は自己
検査可能期間中にＤＳＰ１４の出力側から試験論理回路
２０”へ供給されるＷＨＯＵＴ信号に応答して発生され
る。

ＤＳＰ自己試験論理回路２０’　はＤＳＰ１４から第１
のＷＨＯＵＴパルスを受けると計数し始める計時計数器
を含む。このタイマは５ＥＬＦＣＨＫＥＮ信号の期間中
計数し始めることができる。

ＤＳＰ１４がそのタイマの休止前に特定の窓期間内に第
２のＷＨＯＵＴ信号を発生しながった場合には、ＤＳＰ
１４が故障信号を発生したことを示すＤＳＰ試験信号を
発生する。

前述のように、ＤＳＰ試験信号は電圧および線周波数試
験論理回路２０゛においてＩＶＣ試験およびＶＩＯＵＴ
信号と結合され”ｉ’ｓＹｓＴＥＭＦＡＩＬ（システム
故障）信号を発生する。また、このＤＳＰ試験信号はＤ
ＳＰ故障の表示として電子記録器２２又は表示器２４へ
供給される。

さらに、第３図のＶＡＲ／Ｑ選沢スイッチ７２を参照す
ると、この選択スイッチは単極単投スイッチであって、
閉じたとき接地又は論理０信号をバールクロツタ発生器
７４とＤＳＰ　１４へ送る。

バールクロック発生器７４はクロック入力信号として電
流相クロック５０からＩＡＣＬＫ信号も受ける。パール
クロツタ発生器７４の出力はＶＡＲＣＬＫで示した信号
であって、それはもう１つの入力としてＤＳＰ１４へ供
給される。ＶＡＲＣＬＫの状態はＤＳＰ１４によってサ
ンプリングされて、その状態は、サンプリングの時にＤ
ＳＰ１４にバール時又は９時の計算を指令する。ＶＡＲ
ＣＬＫ信号は、二進信号であってＭａｒ／Ｑ選択スイッ
チ７２の状態に従って変わる。バールクロック発生器７
４の操作およびＶＡＲＣＬＫがスイッチ７２の状態に従
って変更される方法は後の説明で明白となるであろう。

再び電圧および線周波数試験回路２０゛を参照すると、
その信号はＬＰＯＵＴで示した６０ヘルツの線周波数出
力信号を発生し、その出力信号は電子記録器２２の計時
パルスとして記録器２２へ送られる。そのＬＦＯＵＴ信
号は電力量計への６０ヘルツの入力信号の存在を示す表
示器２４の１つにも送られる。ＬＦＯＵＴ信号は３２で
割る（÷３２）割り算カウンタ７６へ送られる。そして
該カウンタはＬＦＯＵＴ信号の３２サイクル毎に出力信
号０ＦＦＣＬＫを発生する。その０ＦＦＣＬＫ信号はも
う１つの入力信号としてＤＳＰ１４へ供給されて、プロ
セッサによってフラグとして利用され、それをＤＣオフ
セット・サブルーチンに入れさせて前述のＤＣオフセッ
トの補償をする。

本発明をさらに詳細に説明する前に、本発明の操作を簡
単に説明するのが有利と考えられる。この説明のために
、電力量計は第１表に示した４線Ｙ字状回路供給設備に
接続させるｌ型として構成させたと仮定する。この型の
供給設備を計量する本発明の電子電力量計を採用するに
は、全部で３つの電流入力端子と全部で３つの電圧入力
端子の使用を要する。さらに第３図を参照すると、それ
らの電流および電圧入力端子はＩＳＡ監視器の線１、Ｖ
ＳＡ監視器の相１２等のように接続しなければならない
。ＶＭＵＸ３８とＩＭＵＸ４８は、ＶＳＡがＩＳＡと、
ＶＳＢがＩＳＢと、そしテｖＳＣがＩＳＣと同時にサン
プリングされるように動作しなければならない。各対の
サンプル（例えば、ＩＳＡとＶＳＡ）は、エネルギーの
計算をするためにそれぞれのＡ−Ｄ変換器１２°と１２
”においてディジタル語に変換され、ＤＳＰで掛け算を
し、合計そして累算される。

ＤＳＰにおいて、各組の電流と電圧の入力（ＶＳＡＩＳ
Ａ、ＶＳＢＩＳＢ、ＶＳＣＩＳＣ）の掛け算はそれぞれ
のＡ−Ｄ変換器によってとられた各サンプルの各相に対
する配電を計算する。ＶＭＵＸおよびＩＭＵＸは、各相
を順次サンプリングするため＆、：ＶＡＣＬＫ−ＶＣＣ
ＬＫおよびＩＡＣＬＫ−ＩＣＣＬＫによって制御される
。各相を順次サンプリングし、電流と電圧サンプルの乗
算から得られた積をＤＳＰ　１４の共通累算器に加算す
ることによって各相の配電を一緒に合計する。所定時間
に渡る全ての電力サンプルの累算は電力をエネルギーに
積分する。その累算器は選択した特定計器の型に対する
前記しきい値によって設定された値と等しい又はそれを
越える毎に、１つの出力パルス（ＷＨ０ＵＴ）が発生し
、その計器型に対するしきい値がその累算器から差し引
かれる。

発生されるＷ）Ｉ　　ＯＵＴパネルは、本例において計
量される４線Ｙ字状回路に流れるエネルギーの１つの量
に比例する。

第１表に示すと共に前述した６つの計器型に各々につい
て、適当なサンプリング計画および対応するしきい値が
得られた０次の第２表はそれぞれの型の計器（電力量計
）に対して用いたサンプリング順序を示す。

星−１−皇 サンプリングの順序 ＊　　ＶＳＢ　ａｎｄ　ＩＳＢ断路 ＃　　ＶＳＣＡＭＤ　ＩＳＣ新路 表示した１２の一連の状態は１２の逐次サンプルを示し
、ＶＭＵＸ３８で選択された量、例えばＶＳＡはＩＭＵ
Ｘ４８１７）選択した量、例えばＩＳＡと掛ける。第２
表において、計器の型３．５および６について示された
ような電圧および電流入力のあるものに対して零が存在
する。これらの計器の型が配置され、第２表に示したそ
れぞれの相電圧および線電流が断路されるとき、計器に
対する対応する電圧および電流入力信号は零と考えられ
る。本発明が零入力のサンプリングを取り扱う方法は次
に説明する。

第２表を参照すると、一連の状態１〜１２の各々は表記
の相に対するそれぞれの電圧および電流入力のサンプル
（例えば、ＶＳＡ、ＩＳＡ等）を示す。１２の一連のサ
ンプルを平均して、平均電力／サンプルが各計器の型に
ついて次の第３表に要約して示すことができる。第３表
には、Ｗ（電力／サンプル、ミリワット）；Ｆ（必要な
出力パルス繰返数、すなわちＷＨ０ＵＴ）；および各計
器型に対する対応する闇値（ミリワット／パルス）も示
されている。前記のように、これらの闇値はＤＳＰ１４
の記憶装置に定数として記憶される。各計器型は自身の
闇値を有するが、計器の型３と４は同一のしきい値を共
有し、計器５と６は同様に共通のしきい値を共有するこ
とがわかる。

従って、ＤＳＰの要求は３つの別々の閾値、すなわち、
計器型ｌと２に対する別々の値、計器３と４に対する別
の値、および計器型５と６に対するもう１つの値を記憶
するだけである。

第３表 第３表におけるしきい値の各々に対する闇値は次のよう
に計算する。

注ｌ：定格電圧（１，６Ｖ）および試験電流（３００ｔ
ｌＡ）、力率１における平均電力／サンプル。

注２：注１の条件に対する出力パルス繰返数。

＝　−Ｘ９２９１５　’ｍｓｖ／パルス但し、Ｗ＝試験
状態における平均電力／サンプルＦ＝出力バルス繰返数 １７２８０サンプル／秒＝サンプル速度各変換器の３．
４５全目盛基準電圧 Ｗが電流の全目盛そして電圧の全目盛にある場合には、
各サンプルに対してＤＳＰ累算器に１２８ｍｗが加算さ
れる。用語Ｗ／（３，４５Ｘ３．４５）は全目盛のどの
くらいの部分が各サンプルによって表わされるか、そし
て１２８のどのくらいの部分がそのサンプルに対してＤ
ＳＰ累算器へ加えられるかを決定する。用語２Ｆは、Ｄ
ＳＰの２つの内部状態が１つの出力パルスを発生する必
要があるので必要である。

第３表に示した閾値は自己内蔵計器用である。

第３表に用いた３００μＡの代わりに２５０ｍＡの試験
電流における同一の出力パルス繰返数Ｆを得るには、単
にその閾値を試験電流の比５／６（０，８３３２５）で
約分するだけである。従って、第１表について既に述べ
たように、自己内蔵又は変圧器定格計器の選択に用いら
れる第４型の選択ピッ）　（ＴＳＢ３）は、変圧器定格
計器を選択するときその闇値を計数５／６で約分するだ
けでよい。

第４図を参照して本発明をさらに詳細に説明する。第４
図は第２図に示したクロック発生器１６によって発生さ
れた種々の時限信号間の時限関係を示す基本タイミング
図形である。Ａ−Ｄクロック発生器３０からのＡＤＣＬ
Ｋ信号は２０７ＫＨｚのクロック信号であって、それは
時間軸発生装置３２において割られてそれぞれの出力信
号ＲＥＳＥＴ、ＶＳＡＭＰＬＥ、ＩＳＡＭＰＬＥおよび
ＦＣＣＬＫを発生する。ＲＥＳＥＴパルス間の間隔は１
サイクル、または第２表に関して既に述べたように１つ
の連続状態を示す。また、ＲＥＳＥＴパルス間の時間間
隔は１つのＡ−Ｄ変換時間、すなわち各Ａ−Ｄサンプル
をとって変換されるときの時間を表わすことに留意され
たい。第４図において、説明のために、ＶＡＣＬＫ−Ｖ
ＣＣＬＫおよびＩＡＣＬＫ−ＩＣＣＬＫ信号は、４線Ｙ
字状回路の供給設備のエネルギーの計量用１型計器（第
２表）について先に述べたように逐次発生されるものと
して示されている。ＶＭＵＸ３８ＩＭＵＸ３ＢからＡ−
Ｄ変換器１２’および１２“′への電圧および電流入力
は第４図に示したＶＳＡＭＰＬＥおよびＩＳＡＭＰＬＥ
パルスの時の各々の間にサンプリングされる。これはそ
れぞれのＡ−Ｄ変換器の入力補足時間である。ＶＳＡＭ
ＰＬＥとＩＳＡＭＰＬＥが共に二進法の１の状態にある
とき、ＶＡＣＬＫおよびＩＡＣＬＫ信号は、第３図に示
したＭυＸ　ｉＩＪ御回路４２の制御下のＶＭＵＸおよ
びＩＭＵＸを通してそれぞれのＶＳＡおよびＩＳＡ入力
電圧および電流信号を切換えるためにそれぞれのマルチ
プレクサへ供給される。このサンプリング又はＶＳＡお
よびＩＳＡ入力信号のＡ−Ｄ変換は第４図にサンプリン
グ相Ａ（φＡ）として示す。同様に、それぞれのＶＳＡ
ＭＰＬＥおよびＩＳＡＭＰＬＥ信号の発生について、相
φＢおよびφＣが順次サンプリングされる。第４図から
れかるように、ＶＡＣＬＫとＩＡＣＬＫ信号は１７．２
８ＫＨ２の信号（１つの完全時間枠は５．７６ＫＨｚの
全周波数として示された約１７４μｓをとる）である。

従って、各サンプルは約５８μ秒かかることがわかる。

各Ａ−Ｄ変換サイクルの終端で、Ａ−Ｄ変換器１２°お
よび１２”からの出力（ＤＶＯ−ＤＶＮおよびＤＩＯ−
ＤＩＮ）は第４図にＩＡＤＣおよびＶＡＤＣとして示し
た新しい電流および電圧値としてＤＳＰ１４内に読み込
まれる（Ｒｅｓｅｔ時間に刻時される）。ＤＳＰ１４が
これらの値を処理する方法は後述する。

前述のように、第３図のＶＭＵＸ３Ｂを介したＶＳＡ〜
ＶＳＣ電圧入力信号の多重送信はＭＵＸ制御回路４２か
らのＶＡＣＬＫ−ＶＣＣＬＫ信号を逐次配列することに
よって制御される。ＶＡＣＬＫ−ＶＣＣＬＫ信号の発生
順序は型選択ビットＴＳＢＯ〜ＴＳＢ２のＭＵＸ制御型
複合回路４２において複合することによって決定される
。ＶＡＣＬＫ〜ＶＣＣＬＫ信号の発生順序又は時間は本
発明において構成された計器の型に依存する。

第５図〜第１０図は前記計器型１〜６に対するＭＵＸ制
御型不都合回路４２の動作のタイミング図形である。

例えば、第一５図は前記１型計器のタイミング図形であ
って、そのタイミングは第４図に関して説明したものに
類似する。第５図に示した信号ＶＡＣＬ　Ｋ−Ｖ　ＣＣ
Ｌ　Ｋ（７）逐次発生をさせてＶＭＵＸ３８を介してＶ
ＳＡ−ＶＳＣ信号を逐次多重送信するために、型選択ピ
ッ）ＴＳＢＯ−ＴＳＢ２は第５図に示した状態をもたな
ければならない。ＴＳＢＯ〜ＴＳＢ２の状態は第１表に
ついて先に説明したｌ型計器に対応する。さらに、第２
表から、ＶＡＣＬＫ−ＶＣＣＬＫ信号によるｖＳＡ〜■
ＳＣの逐次サンプリングは第２表に関して先に説明した
逐次状態に対応する。これら１２の逐次状態は第５図お
よび第６図〜第１０図におけるＶＳＡＭＰＬＥ線の上に
番号で区別されている。第５図〜第１０図においてＩＡ
ＣＬＫ〜Ｉ　ＣＣＬＫ信号の逐次タイミングも変わらな
いことがわかる。第３図かられかるように、電流相クロ
ック５０への唯一の入力信号は、ＭＵＸ制御回路４２に
供給されるＶＳＡＭＰＬＥ信号と同時に発生するＩＳＡ
ＭＰＬＥ信号である。電流相クロック５０に必要な入力
制御信号又はいずれの複合もない。従って、それは第５
図〜第１０図のタイミング図形の各々に示したように信
号ＩＡＣＬＫ−ＩＣＣＬＫを逐次発生するだけである。

第５図に示したように、順序状態ｌの間に、ＶＳＡおよ
びｌ５Ａ（ＶＡおよびＩＡ）入力信号はＩＭＵＸ４８に
供給されるＩＡＣＬＫ〜ＩＣＣＬＫ信号オヨびＶＭＵＸ
３８に供給ＶＡＣＬＫ−ＶＣＣＬＫ信号の状態によって
制御されるそれぞれのＡ−Ｄ変換器によって同時にサン
プリングされることがわかる。同様に、順序状態２およ
び３の間に、ＶＳＢとＩＳＢおよびＶＳＣ−ＩＳＣが逐
次サンプリングされる。

第６図は、２型計器のタイミング図形であって、ＭＵＸ
制御回路４２から（７）ＶＡＣＬＫ−ＶＣＣＬＫ信号の
発生を示す。再び第２表と第３表を参照すると、２型計
器に対してはＶＳＡおよびｖＳＣの量は、ＶＳＡおよび
ＩＳＡ、ＶＳＣおよびＩｓＣのサンプルに対してＤＳＰ
において適当な積を得るために２で割らなければならな
いことがわかる。さらに、第１表に示したように２型の
計器は４線３相Ｙ時状供給設備用の２要素計器であるこ
と、従ってその計器はＶＳＢ電圧相入力を監視しないこ
とがわかる。この非監視は、第６図に示すようにＭＵＸ
制御回路４２においてＴＳＢＯ−ＴＳＢ２゛信号の状態
に複合によって行われる。図示のようにＶＢＸＬＫ信号
は２型の計器には発生しない。従ってＶＳＢ信号はＭＵ
Ｘ３Ｂを介して重複送信されない。しかしながら、その
計器はＩＭＵＸ４Ｂに供給されたＩＳＢ電流信号を監視
することに留意する必要がある。ＩＳＢは第６図に示す
ようにＶＳＡ又はｖＳＣと同時に変換される。

この時点で第６図において、ＴＳＢＯ−ＴＳＢ２信号の
複合は、またＤＳＰ１４に供給されるＭＵＸ制御回路４
２の出力から÷２の信号を発生させることに注目する必
要がある。この後者の信号はＤＳＰに通知して、ＶＳＡ
およびｖＳＣサンプルのいくつかを２で割って第３表に
示した式を得る。

第８図には４型の計器のタイミング図形を示す。

第１表にも示したように、４型の計器は４線３相三角回
路の供給設備用に構成されていることを除いて２型に類
似した２要素計器である。第２表および第８図に示した
ように、この型の計器にはＶＳＡ入力電圧信号は２によ
って２回割られる。すなわち、ＶＳＡとＩＳＡがサンプ
リングされるとき第１の順序状態中に１回、そしてＶＳ
ＡがＩｓＢと共にサンプリングされるとき第２の順序状
態中に１回割られる。

第９図には５型の計器のタイミング図形を示す。

５型の計器のタイミング（記憶）は、第１表で注記した
されたことを除いて４型の計器について示したものに類
似する。そして５型の計器は３線単相供給設備用の単一
要素計器である。この型の供給設備においては、１つの
電圧和、ＶＳＡが監視されるのみである。しかしながら
、計量される２つの電流相、ＩＳＡとＩＳＢがある。第
９図に示すように、ＶＳＡは第８図の４型計器について
説明したように２で２回割られる。さらに、重要なこと
は入力電圧および電流信号ｖＳＣとＩＢＣは計器へのこ
れらの２つの入力が第２表で注記したように断路される
ことによって零であることである。従って、順序状態３
の間に、Ａ−Ｄ変換が行われるとき、Ａ−Ｄ変換器１２
’　とＩ２°゛の出力はそれぞれｖＳＣとＩＳＣの両方
に対して零である。

第１０図には、第１表に示した６型の計器のタイミング
図形を示す。その計器は２線単相供給設備用の単一要素
計器である。この型の計器においては、計器に接続され
た１つの電圧和、ＶＳＡのみがある。従って、第１０図
および第２表に示したように、ＴＳＢＯ−ＴＳＢ２が６
型の計器を選択するように構成されるとき、ＶＳＢ、Ｉ
ＳＢおよびｖｓｃ、ｔｓｃの変換は零であって、それら
はＤＳＰ１４に読み込まれる。

以上、第５図〜第１Ｏ図に示したＴＳＢＯ〜ＴＳＢ２信
号の複合に関してＭＵＸ制御型デコード４２の操作を説
明したので、第５図〜第１０図のタイミング図形を用い
て当業者はこれらの図形に示しかつ説明した順序でＶＡ
ＣＬＫ〜ＶＣＣＬＫ信号を発生させるのに必要な複合論
理回路を容易に設計できると考えられる。ＤＳＰ試験が
開始されるとき、５ＥＬＦＣＨＫＥＮ信号が高くなるこ
とに注意する必要がある。５ＥＬＦＣＨＫＥＮ信号が高
いと、ＭＵＸ制御型デコード４２は無条件にＤＳＰ　１
４への信号＋２を低いままにさせる。

これは、選んだ特定の計器型に依存して、ＤＳＰの試験
中にＤＳＰ　ｌ　４に２で決して割らせないことになる
。

再び第３図を参照したしきい値デコード回路６６に戻る
が、前述のようにしきい値デコード回路６６は型選択デ
コーダ６４からのビットＴＳＢＯ〜ＴＳＢ３を複合して
臨界デコード出力信号ＴＨＯ−ＴＨ２を発生する。そし
てそれらの信号はＤＳＰ１４へ送られる。次の第４表は
、式の形でしきい値デコード回路６Ｇの論理を示す。ま
た、第４表はＤＳＰがしきい値デコード６６からのＴＨ
２出力を複合して構成計器が変圧器定格か自己内蔵であ
るかの決定の仕方を示す。さらにこの表は、ＤＳＰがし
きい値デコードからのＴＨＯおよびＴＨ１出力を複合し
て、選択された特定の型の計器に適当な記憶しきい値を
選択させる方法を示す。

ＤＳＰ自己試験が開始されると、５ＥＬＦＣＨＫＥＮ信
号が高くなる。５ＥＬＦＣＨＫＥＮ信号が高いと、しき
い値デコード論理回路６６は無条件に信号ＴＨＯ−ＴＨ
２を下げる。これは、選択した特定の計器型に依存して
、ＤＳＰ　ｌ　４にＤＳＰ試験に対して特定の既知しき
い値を選択させる。

ＤＳＰ１４が信号ＴＨＯ−ＴＨ２を複合する方法はＤＳ
Ｐの操作の説明の項で後述する。

第４表 １〜６型計器のしきい値選択複合論理 ＴＨ１＝（ＴＳＢＩ・７丁丁丁）＋ （ＴＳＢＯ−７丁丁１−ＴＳＢ２） ＴＨＯ＝　（ＴＳＢ　１−ＴＳＢ２）＋（７７丁丁・７
丁丁丁） ＴＨ２＝ＴＳＢ３　：変圧器定格計器。特定の計器型に
対してＤＳＰにおいて選 択したしきい値を５／６　（０ ，８３３２５）によって縮小 する。

↑■１丁丁丁丁丁：自己内蔵計器。特定の計器型に対し
てＤＳＰにおいてしき い値を使用する。

Ｔ）１０−ＴＨＩ：２型計器に対してＤＳＰにおいてし
きい値（１３３８０）を選 択する。

ＴＨＯ・ＴＴＴ：３型および４型に対してＤＳＰにおい
てしきい値（１７８４０） を選択する。

ＴＴＴ・ＴＨＩ：５型および６型計器に対してＤＳＰに
おいてしきい値（４４６ ０）を選択する。

しきい値デコード６６はピットＴＳＢＯ−ＴＳＢ２も複
合して、２つの出力信号ＥＮＩＢ−ＥＮＩＣを発生する
。後者の２つの信号は電流およびＤＳＰ自己試験論理回
路２０°へ送られる。これらの信号を複合する論理は次
の第５表に示す。

”Ｔ’ＴＴ・ＴＴＴ：　１型計器に対してＤＳＰにおい
てしきい値（２６７５９）を選 択する。

第５表 ＩＶＣ試験用計器型デコード論理 型ｌ及び２　　　　　　　　型２ ＥＮＩＢ＝　（ＴＳＢＯ・７丁丁１）＋（７丁丁丁・７
丁丁丁）型４ ＋　（７丁丁丁・７丁丁丁） 型１．２．３　　　　　　　型４ ＥＮＩＣ＝　　　　（ＴＴＴ丁）　　　（’Ｉ’Ｔ丁Ｔ
　・′ｒ！ｆｆＴ）第５表に示すように、信号ＥＮＩＢ
は型１．２゜４及び５として複合され、信号ＥＮＩＣは
型１゜２．３及び４として複合される。ＥＮＩＢおよび
ＥＮＩＣ信号は、自己試験論理回路２０”に供給される
ＩＴＡ〜ＩＴＣ信号によって検出されるように電流スケ
ーリングおよび隔離回路４６においてセンサの故障を検
査するためだけに電流ＤＳＰ自己試験論理回路２０°に
利用される。

その計器が電流［ＳＢ又はＩＳＣを使用又は監視する計
器の型の１つに構成されたとき、疑似電流試験の発生を
防止するために特定の線電流入力の試験を不能にさせる
必要がある。信号ＥＮＩＢおよびＥＮＩＣは、電流およ
びＤＳＰ自己試験論理回路２０°にそのような゛発生を
防ぐために種々の計器型の識別をさせる。しきい値デコ
ード６６からのＥＮＩＢ信号はＩＴＢ信号をもった自己
試験論理回路２０’におけるＡＮＤＥＤである。同様に
、ＥＮＩＣ信号はＩＴＣ信号をもったＡＮＤＥＤ信号が
可能化されると、それはその対応するＡＮＤゲー）、Ｉ
ＴＢ信号が高くなって線２の電流センサの故障を検出す
るときに使用可能にさせる。同様に、ＥＮＩＣ信号が可
能化されると、それはそのＡＮＤゲートを、ＩＴＣ信号
が高くなって線３の電流センサの故障を検出するときに
使用可能にさせる。上記２つのＡＮＤゲートの出力は、
共に試験論理回路２０°におけるＩＴＡ信号をもったＯ
Ｒゲートにおける０ＲＥＤであり、従ってＩＴＡ−ＩＴ
Ｃ信号のいずれか１つが電流センサの故障状態を示すと
きはついでも、そのゲートから出力信号を提供する。そ
のＯＲゲートの出力は自己検査期間中に故障がある場合
にＩＶＣ試験信号を発生する作用をする。

ＩＶＣ試験信号の発生方法をさらに詳細に説明する前に
、第２５図を参照して電流スケーリングおよび分離回路
４６におけるＩＴＡ−ＩＴＣ信号の発生方法を説明する
。

第２５図は第３図の線ｌの電流を感知する電流スケーリ
ングおよび分離回路４６の略図である。

１９８８年１２月２日付は米国特許出願第２７９．１６
１号は、変流器（ｃＴ）、スイッチ７８、演算増幅器８
０および電流マルチプレクサ４８からなる第２５図の回
路の部分を開示している。そしてその出願は出願と同一
の出願人によるものであって、その詳細な説明をここに
引用する。

本発明の自己検査の特徴部分として、スイッチ（ＳＷ）
８４とコンパレータ８６が第２５図の回路に組み込まれ
ている。スイッチ８４は５ＥＬＦＣ）（ＫＥＮ信号によ
って作動され、メータが自己検査モードにあるとき既知
極性の電圧信号を増幅器８０の負（−）端子に注入する
。この電圧信号は、−ＶＴ端子と５Ｗ８４間に接続され
た電流源からの小電流によって提供される。

導線９０上の増幅器８０の出力端子はコンパレータ８６
の正（＋）の入力端子へ接続される。コンパレータ８６
の負（−）端子は＋ＶＴ端子へ接続される（第２図参照
）。

スイッチ７日は約１５４ＨｚのＦＣＣＬＫ信号で駆動さ
れて、増幅器８０の正負入力端子間のＣＴにおけるセン
ス巻線Ｎ３の電位を連続的（交互に）切換える。増幅器
８０の出力はスイッチ７８の接点を通ってＣＴの帰還巻
線Ｎｔヘフィードバックされる。この帰還信号は、Ｎｔ
巻線を通ってＣＴのコアの磁束を零にしてＮ８巻線にお
いて誘導される電圧を下げる。

スイッチ７８は回路４６の出力側のＮｔ巻線の極性を切
換えて、前記ＩＳＡ電流をＩＭＵＸ４８の入力端子へ供
給する。Ｉ　ＭＵＸ　４８は、第２５図及び第３図に示
すようにそれぞれの電流分離およびスケーリング回路４
６から電流信号ＩＳＢとＩＳＣを受ける。ＩＩＮ信号は
第２５図のＩＭＵＸ４８の出力側に示す。前述のように
、この信号は切換利得制御器５２（第３図）へ送られる
。

さらに第２５図を参照して、５ＥＬＦＣＨＫＥＮ信号が
高く（すなわち、試験モードにある）、ＳＷにＩＴＥＳ
Ｔ電流信号を増幅器８０へ向けさせると仮定する。増幅
器８０の負入力端子における２の信号の大きさは、Ｎ、
又はＮｔの巻線が開放されない限りその動作に影響を与
えない。従って、増幅器の出力電圧は十分に低くてコン
パレータ８６の回転を防ぐ。

電流センサ（ｃＴ）が自己検査モードに入る前又は入っ
ている間にＮｓ巻線の開放のために故障した仮定する。

Ｎ８巻線の開放の場合、その極性は増幅器入力端子間の
スイッチ８０によってもはや切換えれない。その結果、
増幅器８０の負端子におけるＩＴＥＳＴ電流によりもた
らされる電圧がそれを飽和させ、その出口を正にさせ、
従ってコンパレータ８６をターンオンさせる。コンパレ
ータ８６がターンオンすると、その出力信号ＩＴＡは正
になり、従って、電流センサの故障を表示する。

第３図について既に説明したように、電流分離およびス
ケーリング回路４６からのＩＴＡ−ＩＴＣ信号は電流お
よびＤＳＰ自己試験論理回路２０゜へ送られ、そこでそ
れらは共に０ＲＥＤであってＩＶＣ試験信号を発生する
。

第３図について前に説明したように、電流およびＤＳＰ
自己試験論理回路２０°もＤＳＰ１４が特定の時間窓内
でＷＨＯＵＴ信号を発生できないときは常にＤＳＰ試験
信号を発生する。

電流およびＤＳＰ自己試験論理回路の動作を良く理解す
るために、第１２図を参照する。この図はＩＶＣＴＥＳ
ＴおよびＤＳＰ　　ＴＥＳＴ信号を発生させるための該
論理回路の動作のタイミング図形である。自己検査は自
己検査スイッチ６８が押されたときに始まる。その時５
ＥＬＦＣＨＫＥＮ信号は高くなる。５ＥＬＦＣＨＫＥＮ
信号は第１２図に示すようにＦＣＣＬＫ信号の立上り縁
部にくる。そのＳ　Ｅ　Ｌ　Ｆ　ＣＨＫ　Ｅ　Ｎ信号は
説明する種々の条件に依存してそれぞれの期間高いまま
である。ＥＮＩＢおよびＥＮＩＧ信号の状態は、しきい
値レゴード６６によって選択されたメータのタイプに従
って正又は負になる。ＥＮＩＢおよびＥＮＩＣ信号の基
本式は第５表に示した通りである。前に説明したように
、これらの信号は試験される電流センサ回路である試験
論理回路２０’に確認される。

ＩＶＣＴＥＳＴおよびＤＳＰ　　ＴＥＳＴ信号は共に試
験サイクルに入る際には低い。試験サイクル中、ＩＴＡ
−ＩＴｃ信号（第３図及び第２５図参照）は電流センサ
（第２５図０ＣＴ）の故障が試験される。ＤＳＰも試験
サイクルの間ＤＳＰからのＷＨＯＵＴパルスを検査する
ことによって試験される。ＤＳＰがその試験のためにＷ
ＨＯＵＴパルスを発生する方法は後で説明する。

第３図及び第２５図と共に第１２図を参照する。

第１２図に示すように、５ＥＬＦＣＨＫＥＮ信号が高く
なると、精密電圧基準器３４からのＶＴＥＳＴ信号がス
イッチＳＷ４０と５Ｗ５８によって切換えられて第３図
に示したようにＡ−Ｄ電圧および電流変換器１２゛と１
２”に入る。この時点で両方の変換器は前述のように変
換プロセスを行う。また、５ＥＬＦＣＨＫＥＮ信号が高
いこの時点で、第２５図に示したＩＴＥＳＴ電流信号は
５Ｗ８４を介して増幅器８０の負入力端子に切換えられ
る。従って、−ＶＴ基準サプライからの試験電流は今度
は増幅器８０の入力端子に付加されて第２５図に関して
既に説明したように開放センサの試験をすることがわか
る。

５ＥＬＦＣＨＫＥＮ信号は第３図に示したように電流お
よびＤＳＰ自己試験論理回路２０°の入力側へ付加され
ることがわかる。従って、この時点で第１２図に示した
ように、ＦＣＣＬＫパルスがＤＳＰ自己試験論理回路２
０°内の自己検査タイマ記録を開始する。このタイマ（
図示せず）はＦＣＣＬＫによって記憶される。

試験モートに入る際に、電流のスケーリングおよび分離
回路４６における電流センサのいずれか１つが試験に入
る前に故障していたか、或いは試験中に故障したかが考
えられる。説明のために、第１２図に示す■ｖＣ試験線
について、ＩＶＣ試験信号は試験中に高くなることが示
されている。

従って、電流センサの１つが第２５図について説明した
ように故障していたことを示していることがわかる。例
えば、電流のスケーリングおよび分離回路４６における
電流センサが第２５図で線工の電流線について前に説明
したように故障していた場合、ＩＴＡ信号は高くなり電
流およびＤＳＰ自己試験論理回路２０′の入力側へ付加
される。

前述のように、ＩＴＡ信号は自己試験論理回路２０“の
ＩＴＢおよびＩＴＣ信号と共に０ＲＥＤであるので、試
験論理回路２０’の出力端子においてＩＶＣ試験信号を
発生する。もちろん、試験の時および試験中に、ＩＴＡ
−ＩＴＣ信号が高くならない場合には、故障は検出され
ず、従って■■Ｃ試験信号は第１２図に示すように低い
ままである。ＩＶＣ試験信号は自己試験サイクル中いず
れの時においても高くなることができる。

今度は第１２図のＤＳＰ試験線を参照すると、ＤＳＰ試
験信号はＤＳＰ試験試験サイクル中低いままである。Ａ
−Ｄ変換は自己検査期間のちょうど始まりに開始される
ことが思い出される。第４図に関して前に説明したよう
に、Ａ−Ｄ変換試料は僅か約５８μｓを要するのみであ
る。その変換試料の終端で、Ａ−Ｄ変換器の出力がデジ
タル信号プロセッサに記憶されて処理される。クロック
発生器１６のＭＣＣＬＫパルスから極めて高い周波数で
動作するプロセッサは極めて短時間にこれらＡ−Ｄ変換
の多くを行うことができる。

ＤＳＰｌ　４．電圧Ａ−Ｄ変換器１２゛および電流Ａ−
Ｄ変換１１２”が適当に動作すると、自己検査試験の開
始に伴い所定の時間内に第１２図に示したＷＨＯＵＴ信
号を発生する。ＤＳＰ自己試験論理回路２０”はＤＳＰ
ｌ４から第１のＷＨＯＵＴパルスの受取りを待つ。しか
しながら、ＤＳＰが適当に動作していないと、論理回路
２０゛によって検出されるいずれのＷＨパルスも発生し
ない。第１２図に説明のために示したように、自己試験
サイクルの開始後のある時間に第１のＷＨＯＵＴパルス
がＤＳＰｌ４によって発生されることが示されている。

第１のＷＨＯＵＴパルスが第１２図に示したように試験
論理回路２０゛に入ると、そのパルスは論理回路２０′
内のＤＳＰ試験タイマを始動させる。この第１のパルス
の受取りは論理回路２０’内の記憶装置に保持され、従
ってＤＳＰタイマにＲＥＳＥＴパルスで記憶させる。Ｄ
ＳＰタイマは第１２図に示したように予め決めた時間の
量計数を続ける。そしてその時間にタイマの出力が負に
なりＷＨＯＵＴの時間窓を生じさせる。この時間窓は、
ＤＳＰ試験タイマが第１２図に示すように正になること
によって中断するまで予め決めた期間続くことになる。

第１２図に示したように、第２のＷＨＯＵＴ信号はＷＨ
ＯＵＴ窓の間に受取られる。ＤＳＰがこの第２のＷＨＯ
ＵＴパルスをその窓の範囲で発生する場合には、ＤＳＰ
および変換器が適切に作動していることを示す。従って
、第１２図の最上部に示すように５ＥＬＦＣ）ＩＫＥＮ
信号は負になり自己検査サイクルが終了する。自己検査
可能（エネーブル）信号の５ＥＬＦＣＨＫＥＮは、この
時点でＤＳＰ自己試験論理回路２０°から発生されるＥ
ＮＤＳＥＬＦＣＨＫＥＮ信号によって負になる。この後
者の信号は自己検査可能論理回路７０に印加され、従っ
て５ＥＬＦＣＨＫＥＮ信号を負にする。一方、第２のＷ
ＨＯＵＴ信号が試験論理回路２０’に受取られない場合
には、ＥＮＤＳＥＬＦＣＨＫＥＮ信号は発生されず、５
ＥＬＦＣＨＫＥＮ信号は第１２図に点線で示したように
高いままになる。第２のＷＨＯＵＴ信号が受取られなか
ったと仮定すると、ＤＳＰタイマーは、ＲＥＳＥＴパル
スによって第１２図に示したように負になることによっ
て中断されるまで記憶され続ける。この時点で、ＤＳＰ
ＴＥＳＴ信号は第１２図に示したように高くなり、ＤＳ
Ｐ試験は第２のＷＨＯＵＴ信号が時間窓内に受取られな
かったことによって失敗であったことを示す。また、こ
の時点で、５ＥＬＦＣＨＫＥＮ信号は負になり自己検査
を終了し、その時点でＤＳＰタイマが中断し、同じ時間
に自己検査タイマを停止する。

この時点で、もちろんＥＮＤＳＥＬＦＣＨＫＥＮ信号は
正になり、従って５ＥＬＦＣＨＫＥＮ信号を自己検査エ
ネーブル論理回路７０において不可能化する。

今度は第１２図の右側の５ＥＬＦＣＨＫＥＮ線を参照す
ると、「εＮＤ　５ｅｌｆ　Ｃｈｅｃｋ　ｏｎ　５ｅｌ
ｆ　ＣｈｅｃｋＴｉｍｅｒ　ｏｕｔ　Ｊという注記があ
る。これは、この時点で５ＥＬＦＣ）ｆＫＥＮ信号が負
になり自己検査を終了したという意味である。自己検査
タイマが中断されないと、ＤＳＰがなんらかのＷＨＯＵ
Ｔパルスを発生しなかった場合に自己検査試験期間を終
わらせない方法がないことになる。これは、第１のＷＨ
ＯＵＴ信号が受取られないと、ＤＳＰタイマが決して始
動せず、従ってＤＳＰタイマが中断して自己検査を決し
て終了させないということのためである。

第３図に示した電圧および線周波数試験論理回路２０″
゛の動作を第１１図と第１７図を参照して説明する。第
１７図から、電圧および線周波数試験論理回路２０”の
論理は前記出力信号の全て、ＬＰＯＵＴ、０ＦＦＣＬＦ
　（÷３２カウンクから）、ＶＩＯＵＴ信号、およびＳ
ＹＳＴＥＭ　　ＦＡＬＬ信号を発生することがわかる。

さらに、入力信号ＶＡＣＬＫ−ＶＣＣＬＫ、　　ＦＣＣ
ＬＫ、ＶＩＩＮ。

ＥＮＢおよびＥＮＣがその論理回路に第３図の電圧およ
び線周波数試験回路の説明に関して前に記載したように
提供される。

電圧入力和ＶＳＡ、ＶＳＢおよびＶＳＣにそれぞれ対応
する３つの２６μｓタイマ、９０．９２および９４が設
けられている。これらのタイマは、各タイマのＤＥ入力
端子に付加されるＦＣＣＬＫＣＣ定Ｋってそれぞれ記憶
される。ＦＣＣＬＫＣＣ定Ｋンバータ９６を介して反転
されて、丁ｒてτＸ信号を各タイマのＤＢ端子の１つへ
送り、これらのタイマに通常の計数法で記憶させる。３
つフリップ−フロップ９８，１００および１００も設け
て、タイマ９０−９４の復帰の制御および信号ＦＡ、Ｆ
ＢおよびＰＣの線周波数アウト・デコード論理回路１０
４への提供をする。

フリップ−フロップ９８．１００および１０２の各々は
それぞれＶＡＣＬＫ、ＶＢＣＬＫおよびＶＣＣＬＫの信
号によってクロックされる。前述のように、ＶＩＩＮ信
号は第３図に示したように電圧イン・デコード４４から
電圧および線周波数試験論理回路２０゛へ付加される。

電圧イン・デコード４４からの信号は二進信号であって
、入力電圧ＶＳＡ、ＶＳＢおよびｖＳＣがサンプリング
される際にそれぞれの変換サンプリング中に電圧Ａ−Ｄ
変換器からの語の大きさに依存して二進法の０と１の間
を変わる。例えば、各Ａ−Ｄ変換の終わりにおいて電圧
Ａ−Ｄ変換器１２°からの出力語の大きさはちょうど試
料採取され変換された相電圧（ＶＳＡ−ＶＳＣ）の大き
さを表わしかつそれに比例する二進値を有する。電圧イ
ン・デコード４４によって符号解読されたこの語の大き
さが予め決めたしきい値以上の場合には、ＶＩＩＮ信号
は正であって、正の入力信号をフリップ−フロップ９８
−１０２のＤＥ入力端子の各々に付加する。ＶＡＣＬＫ
、ＶＢＣＬＫおよびＶＣＣＬＫクロック信号はそれぞれ
フリップ−フロップ９８゜１００および１０２のＣ又は
クロック入力端子へ付加されることがわかる。従って、
フリップ−フロップ９８−１０２の各々は、それらに印
加されたそれぞれのクロック信号ＶＡＣＬＫ−ＶＣＣＬ
Ｋの発生時にＶＩＩＮ信号の状態を把握することがわか
る。

フィリップ−フロップ１００および１０２の出力頁は１
つの入力としてそれぞれ２つのＮＡＮＤゲート１０４と
１０６へ印加される。ゲート１０４はその別の入力端子
においてＥＮＢ信号を受け、ゲート１０６はその別の入
力端子においてＥＮＣ信号を受ける。それらのＥＮＢお
よびＥＮＣ信号は線周波数デコード１０４にも印加され
る。

ＥＮＢおよびＥＮＣ信号は、ＭＵＸ制御器４２によって
選択されるメータのタイプに依存してタイマ９２と９４
の動作の可能化か又は不可能化に利用される。次の第６
表はＭＵＸ制御器４２におけるＥＮＢおよびＥＮＣ信号
をデコードする論理を規定する論理式を与える。

第６表 ＶＩＯＵＴ試験用メータ・タイプのデコードタイプＩ ＥＮＢ＝ＴＳＢＯ・Ｔ丁丁Ｔ−ＴＩｒ７タイブ１−４ ＥＮＣ＝７ｒ］「１「１−十　＜ｆ口３０　・”Ｔ￥Ｔ
Ｔ）第１１図を参照すると、この図はＶＩＩＮ信号を２
進の１又は０にできるかを示す。ＶＳＡ相電圧入力はＶ
ＡＣＬＫ信号の発生時にサンプリングされる。そしてＶ
ＩＩＮが正であると仮定すると、フリップ−フロップ９
８はセットされて、そのＱ出力端子を正の１にさせ、従
ってリセット信号をタイマ９０に印加し、そのタイマの
駆動を保つ。

この２進の１の信号はＶＳＡと呼ぶ線周波数アウト・デ
コード１０４にも遺憾される。一方、ｖｓＡ相電圧入力
のサンプリングのときに、ＶＩＩＮが２進のＯ又は低い
状態であると、フリップ・フロップ９８はＶＡＣＬＫ信
号の発生時にリセットされる。フリップ−フロップ９８
のＱ出力端子が今度は低い又は２進のＯの状態になり、
タイマ９０からのリセット信号を除去する。第１１図に
示すように、リセット信号がタイマ９０がら除去される
と、ＦＣＣＬＫ信号は今度はタイマ９０を切換えてタイ
マを第１１図に示すように始動させる。タイマ９０が中
断する前にフリップ−フロン１９８がセットされない。

従ってＶＳＡ入力の損失を示すと、タイマ９０は２進の
１の状態になって第１７図に示すようにＶＡＴ信号を発
生する。

そしてその信号は線周波数デコード１０４に印加される
と共に１つの入力としてＯＲゲー１−１０８へ印加され
る。ＯＲゲート１０８は３つの入力ＶＡＴ入力、ＶＢＴ
入力およびＶＣＴ入力（後の２つはタイマ９２と９４か
らくる）を受けることがわかる。従って、これらの信号
の１つが２進の１の状態になるときは必ずＯＲゲート１
０８は第３図で記載説明したように２進の１の信号（Ｖ
ＩＯＵＴ電圧故障信号）を出すことが可能になる。

他のタイマ９２と９４もフリップ−フロップ１００およ
び１０２に応答してタイマ９０と同じように機能して、
ＶＢＣＬＫおよびＶＣＣＬＫの整相に従ってＶＳＢおよ
び■ＳＣの電圧を監視する。しかしながら、ＶＳＢおよ
びＶＳＣ信号に対応するタイマ９２と９４はそれらのリ
セット入力端子においてＮＡＮＤゲート１０４と１０６
に印加されたＥＮＢとＥＮＣ信号の状態によっても制御
されることを注目すべきである。第６表の式かられかる
ように、ＥＮＢ信号が２進の１又は正であると、ＮＡＮ
Ｄゲート１０４は、フィリップ−フロップ１００がリセ
ットの状態にあるときその出力を負にしてタイマ９２か
らのリセット信号を除去させることができる。もちろん
、フリップ−フロップ９８について前述したように、フ
リップ−フロップ１００は、ＶＩＩＮが２進のＯ又は低
い状態にある場合にはＶＢＣＬＫ信号の時にリセット状
態を得ることができ、従ってＶＳＢ入力相電圧の損失を
示す。これが生じると、フリップ−フロップ１００の頁
出力が正の状態になり、そして正の状態のＥＮＢでＮＡ
ＮＤゲート１０４はリセット入力をタイマ９２から除去
することが可能になる。そしてタイマ９２はタイマ９０
の場合と同様にＦＣＣＩ、Ｋパルスを計数し始める。タ
イマ９４は、ＥＮＢ信号が２進の１の状態にあるときタ
イマ９２の場合と同様にリセットされる。

電圧相入力ＶＳＡ−ＶＳＢのいずれか１つがタイマ９０
−９４の各々によって決定される２６μｓの所定の時間
の間十分でないと、ＯＲゲート１０８に印加されるＶＡ
Ｔ−ＶＣＴ信号がそのゲートに相電圧の１つの損失又は
電圧Ａ−Ｄ変換器の可能な故障の１つを表わすＶＩＯＵ
Ｔ信号を直ちに発生させることができる方法がわかる。

第１１図に示したように、タイマ９Ｏ−９４（７）各々
はＶＡＣＬＫ−ＶＣＣＬＫＣＣ定Ｋって決定される時間
に始動してそれぞれのフリップフロップ９Ｂ−１０２を
記憶する。従って、これらタイマの各々は異なる時間に
始動すること、従ってそれらは後で中断してそれぞれの
ＶＡＴ−ＶＣＴ信号を発生することがわかる。

第１７図を参照すると、ＶＩＯＵＴ信号が１つの入力と
してＯＲゲートへ印加されることがわかる。ＯＲゲート
１１０への他の入力は電流およびＤＳＰ自己試験論理回
路２０゛からのＤＳＰ試験およびＩＶＣ試験信号である
ことがわかる。従って、メータが電圧試験（ＶＩＯＵＴ
高い）、　ＤＳＰ試験又はＩＶＣ試験を失敗すると、Ｏ
Ｒゲート１１０が１つの入力として２進の高信号１をＡ
ＮＤゲート１１２へ提供することを可能にすることがわ
かる。この後者のゲートへの別の入力は５ＥＬＦＣ）Ｉ
ＫＥＮ信号である。従って、メータが自己検査モードに
あるとき、ゲート１１２は前記試験のいずれか１つが失
敗した場合にＳＹＳＴＥＭＦＡＬＬ　（システム落第）
の信号を発生させることができる。

線周波数アウト・デコード１０４を参照すると、デコー
ド１０４の論理は次の第７表の方程式の形で示される。

第７表 線周波数アウト・デコード論理 ＶＳＡ存在　　　　　ＶＳＡ不在 ＬＰＯＵＴ−（ＴＫＴ　・ＦＡ）＋、（ＦＢ　・ＶＡＴ
　・Ｖ丁Ｔ−ＥＮＢ）ＶＳＡ及びＶＳＢ不在 ＋（ＦＣ−ＶＡＴ−’γで７・ＥＮＣ）　・（ＴＴＴ＋
ＶＢＴ）フリップ−クロツタ９８９８，１００，１０２
からのＦＡ、ＦＢおよびＦＣ信号はそれぞれ約６０ヘル
ツの周波数である。第７表かられかるように、デコー）
ｉ０４の論理は、ＶＳＡ相電圧が欠けているとＶＳＢ相
電圧の周波数（すなわち、ＦＢの周波数）がＬＦＯＵＴ
としてデコード論理回路１０４から提供されるように設
計されている。

ＶＳＡもＶＳＢの電圧も存在しない場合には、デコード
論理回路１０４の出力端子にｖＳＣ電圧周波数が現われ
る。もちろん、全ての相電圧入力■５Ａ−ＶＳＣが存在
しないと、出力信号ＬＦＯＵＴは存在しない。

上記の線周波数アウト・デコード１０４の説明から、時
間軸信号として前記電子レジスタ２２へ提供されるＬＰ
ＯＵＴ信号は、相電圧入力ＶＳＡ−ＶＳＣの少なくとも
１つがメータの入力端子に存在する限り常に提供される
ことがわかる。

第１６図（÷３２カウンタ７６の発生する０ＦＦＣＬＫ
信号のタイミングを示す）と共に第１７図を参照して÷
３２カウンタ７６を参照すると、第１６図に示したよう
にカウンタ７６はＬＰＯＵＴ６０ヘルツの信号を３２で
割る。従ってカウンタの３２カウント毎に１パルスの出
力を発生する。

第３図について前に説明したように、この０ＦＦＣＬＫ
パルスはＤＳＰ１４へ提供されて、ＤＳＰ１４にフラグ
をセットしてプロセッサ１４に更新ＤＣオフセット・サ
ブルーチンを入れることを通知することに利用される。

０ＦＦＣＬＫパルスがＤＳＰにおいて利用される方法は
以下に説明する。

第３図に戻ってバールクロツタ発生器７４について述べ
る。前記のようにパールクロツタ発生器はＩＡＣＬＫ信
号に応答して反復発生する出力信号ＭＡＲＣＫを発生す
る。そしてその信号はＤＳＰ１４へ印加される。Ｖａｒ
／Ｑ選択スイッチ７２は選択信号（ＶＡＲ／ＱＳＬＣＴ
で示す）をパールクロック発生器へ印加する。そしてそ
の選択信号はＤＳＰ１４への印加される。さらに、前記
のように、ＤＳＰにおける電圧語（ワード）は電流語に
よる掛け算の前に電力線の周波数の９０度に相当する時
間まで遅延される。同様に、ＶＡＲ／Ｑ選択スイッチ７
２によってＱが選択されると、電圧語は電流語との掛け
算の前に電力線周波数の６０度まで遅延される。ＤＳＰ
において、電流と遅延電圧との積は前記しきい値が選択
したメータの特定のタイプのものに到達するまで別に蓄
積される。上記の出力パルスＶＡＲ／Ｑ　　ＯＵＴはＤ
ＳＰ１４から前記電子レジスタへ提供される。

ＶＡＲ／ＱＳＬＣＴ信号はプロセッサ１４にバール時又
はＱ時を計算することを知らせる。ＶＡＲ／ＱＳＬＣＴ
信号は第１５図に示すようにタイミング信号ＶＡＲＣＬ
Ｋのレートを変更する。バール時を選択すると、ＶＡＲ
ＣＬＫは第４図のタイミング図形で説明したように１／
３のフレーム・レートで動作する。前記のように、フレ
ームはマルチプレクサｖＭＵＸ３８およびＩＭＵＸ４８
に必要な時間の間隔である。第１５図に示したように、
ＶＡＲＣＬＫはＱ時を選択した場合（ＶＡＲ／ＱＳＬＴ
は高い）に１／２のフレーム・レートで動作する。

ＤＳＰ　１４はＶＡＲＣＬＫ信号の試料採取をする。そ
して試料採取時の状態に依存して電圧語の時間的遅れを
制御する。ＤＰＳの記憶装置には、相１の電圧語に対し
て８つの記憶場所（ＶＳＡ）、相２の電圧語に対して８
つ（ＶＳＢ）そして相３の電圧語に対して８つの（ＶＳ
Ｃ）記憶場所が設けられている。ＶＡＲＣＬＫ信号が高
くなる度に新しい組の電圧語が記憶場所に負荷される。

既に記憶されているものは１つの場所移動し、最も古い
組の電圧語はその対応する電流語との掛け算に利用され
ることになる。すなわち、８つの記憶場所に最も早く受
は入れされる最古の語はその場所から移動してその対応
する電流語と掛け算される。

バール時を選択すると、この遅延は２４フレーム（８つ
の記憶場所×ｌ／３フレーム・レートでのＶＡＲＣＬＫ
）であり、Ｑ時を選択すると、その遅延は１６フレーム
（１／２フレーム・レートでのＶＡＲＣＬＫ）である。

第１５図に示したように、フレーム・レートは１／３Ｄ
ＳＰリセツト・レートであるから、７２ＤＳＰサイクル
のバール時遅れと４８ＤＳＰサイクルのＱ時遅れとなる
。

ＤＳＰリセット・レートは１７．２８キロヘルツ又は２
８８リセツト・サイクル／６０ヘルツ・サイクルである
（第４図参照）。２８８サイクルから７２０ＳＰサイク
ルのバール時遅れは１／４である。３６０度の１／４は
９０度である。同様に、Ｑ時の遅れは６０度である。

ＤＳＰには２つの積分器があり、１つは電流および相電
圧の入力の積の和を累算するワット時積分器、そして第
２の積分器は入力電流と遅延電圧との積の和を累算する
バール時積分器である。例えば、第１５図を参照すると
、ＶＡＲＣＬＫが高いとき、最初のＤＳＰサイクルの間
に、電流ＩＳＡは電圧ＶＳＡと乗算されて、その積がワ
ット時の積分器に加算される。次に電流ＩＳＡが。遅延
電圧ＶＳＡと乗算されて、バール時の積分器に加えらレ
ル。ＩＳＢ、ＶＳＢ、ＩＳＣ，ＶＳＣ（７）掛け算は選
択されたメータのタイプに合わせて従う。

これらのフレームの間、ｖＡＲＣＬＫ信号が低いときに
は、バール時（又はＱ時）は計算されない。

前記のように、ＤＳＰへのＶＡＲ／ＱＳＬＣＴ信号はＤ
ＳＰにバール時を計算すのかＱ時を計算するのかを知ら
せる。バール時およびＱ時の計算にはそれぞれ別のしき
い値が必要である。すなわち、選択されたメータのタイ
プに対してバール時の計算をするときに１つのしきい値
が必要であり、Ｑ時の計算のときに別のしきい値が必要
である。

ＤＳＰにおいて、これらのしきい値は選択したメータの
タイプのしきい値をバー時の計算の場合には３で割る、
又は選択したメータのタイプのしきい値をＱ時の計算に
は２で割ることによって計算される。これが行われる方
法はＤＳＰ１４の動作に関して次に説明する。

電子電力量計は計量される広範囲の値に渡って高精度を
有する必要がある。典型的に、これらのメータの誤差は
エネルギーの測定値の１％以下に限定する必要がある。

−力測定される電流は１〜２００アンペアの範囲に及ぶ
。０．１／１アンペアの範囲の電流では若干低い精度が
許容される。

メータへの入力電流の全範囲は約０．１〜２００アンペ
ア（１：２０００の範囲）である。その電流はより小さ
い値に縮小することができるが、変動範囲は依然として
１１０００である。あるときに別のときよりも２０００
倍も大きい電流の正確な測定は困難な問題である。この
問題は、本発明においては最低電流信号レベルが大きい
電流信号レベルに殆ど匹敵するように測定される入力電
流信号をスケーリングする。従って電子電力量計におけ
る次の測定回路が動作しなければならない全範囲を小さ
くすることによって解決される。さらに、これらの次の
回路も、全体の結果が入力値を正確に表わすように入力
電流信号のスケーリングを適当に補償できなければなら
ない。この問題の１の解決法が本発明の出願人と同一出
願人による米国特許筒４，７６１．６０６号に記載され
ている。この特許は、自動範囲切換装置を開示している
が、その装置はアナログ積分型の電子電力量計に適する
が、本発明の意図するタイプのデジタル電子電力量計に
は適さない。さらに、この特許において用いられている
スケーリング法は異なる巻線の数種の変流器巻線の１つ
を選択することに基づ、いた基本可変スケーリング法と
併用された。

この方法は必要な余分の巻線および相互接続に伴う信幀
正の低下と共にコスト増という欠点がある。

さらに、変流器の電気特性はこれらの巻線と共に変わっ
て、回路の動作に有害な可変電気特性をもたらす。本発
明は、これらの欠点を変流器に余分の２次巻線を必要と
しない回路構成にする方法を提供することによって解決
している。

第１８図は、第１図および第３図に関して前に説明した
自動範囲選択器２６の略図である。ＩＭＵＸ４８から多
重送信された入力電流信号１ｓＡ−ｒｓｃは前記１１Ｎ
信号として第１８図で一般に５２で示した切換利得制御
器の入力端子へ提供される。ＩＩＮ信号は複数のＣＭＯ
３）ランジスタ・スイッチ１１４，１１６，１１８およ
び１２０に印加される。これらトランジスタの切換えは
、範囲選択記憶フリップ−フロップ１２２から各トラン
ジスタのゲート電極へ印加される前記ＥＮ１６信号によ
って制御される。トランジスタ１１６と１２０のドレイ
ン電極は一緒に接続されて、前記電流−電圧変換器５４
の負（−）入力端子へ接続される。変換器５４はその正
（＋）の入力端子を接地している。入力信号１１Ｎは変
換器５４を介して信号ＩＶＣＯＵＴによって出力端子に
示したように入力電流に比例する電圧信号に変換される
。そのＩＶＣＯＵＴ信号は第３図に関連して前に説明し
た利得調整器５６へ印加される。２つの抵抗器Ｒ＋とＲ
２は１２４の所で一緒に接続され、さらに変換器５４の
出力端子の１２６に接続される。抵抗器Ｒ１の他端はト
ランジスタ・スイッチ１．１４と１１６のドレインおよ
びソース電極の接続点１３０に接続される。同様に、抵
抗器Ｒ２の他端はトランジスタ１１８と１２０のドレイ
ンとソース電極間の接続点１２８で結合される。

第１８図と共に第３図に示した利得調整器５６に言及す
る。図示のように、ｌ０ＵＴ信号は５Ｗ５８を介して電
流Ａ−Ｄ変換器へ提供される。さらに、■ＯＵＴ信号は
、２つの電圧コンパレータ１３４と１３６からなる二重
コンパレータ１３２の入力端子へ提供される。［ＯＵＴ
信号はコンパレータ１３４の正（＋）入力端子と共にコ
ンパレータ１３６の正（＋）の入力端子へ印加される。

コンパレータ１３４の負（−）入力端子は第２図の精密
電圧基準器３４によって提供される十ＶＴ基準電圧へ接
続される。同様に、コンパレータ１３６の負（−）入力
端子は精密比較源３４からの−ＶＴ基準電圧へ接続され
る。コンパレータ１３４および１３６の各々の出力は、
フリップ−フロップ１４０のデータ入力端子へＲＡＮＧ
Ｅ信号を提供する排他的ＮＯＲゲート１３８の入力端子
へ印加される。

ＡＤＣＬＫおよびＩＳＡＭＰＬＥの信号は第１８図に一
般に６０で示した範囲選択器へ提供される。ＩＳＡＭＰ
ＬＥ信号は４で割るカウンタ１４２のリセット入力端子
（Ｒ）、フリップ−フロップ１４０のセット（Ｓ）入力
端子および記憶フリップ−フロップ１２２の入力クロッ
ク端子（ｃ）へ印加される。ＡＤＣＬＫ信号はＲＡＮＧ
Ｅ　　ＣＬＯＣＫで示した出力信号を発生するカウンタ
１４２に記憶する。その出力信号はフリップ−フロップ
１４０のクロック（ｃ）入力端子へ印加される。フリッ
プ−フロップ１４０はそ＠Ｑ出力端子を記憶フリップ−
フロップ１２２のリセット（Ｒ）入力端子へ接続される
。

第１８図と共に第１４°図に示すように、範囲選択１ｍ
はＩＳＡＭＰＬＥパルスで付勢される。従って、切換利
得制御器５２の入力端子に現われる入力電流１１Ｎの各
電流試料に対して範囲が選択されることがわかる。ＩＳ
ＡＭＰＬＥ信号が第１４図に示したように高くなると、
＋４カウンタ１４２はリセットされるそして同時にフリ
ップ−フロップ１４０がセットされる。記録フリップ−
フロップ１２２のデータ入力端子は精密電圧基準器３４
からの＋Ｖ電圧出力端子へ接続される。従って、ＩＳＡ
ＭＰＬＥ信号は、（ｃ）フリップ−フロップ１２２のク
ロック端子とで正（＋）のとき記憶フリップフロップ１
２２をセットする。

第１４図に示したように、フリップ−フロップ１２２が
セットされているときにそのＱ出力端子は負になって、
ＥＮ１６信号を下げ、従ってＤＳＰにメータが高い範囲
の状態であることを示す。

第１４図に示すように、ＩＳＡＭＰＬＥ信号が＋４カウ
ンタ１４２をリセットさせると、そのカウンタ１４２は
ＡＤＣＫパルスを計数し始める。

カウンタ１４２が中断するとき、それは第１４図に示し
たＲＡＮＧＥ　、ＣＬＯＣＫ信号を発生する。

そしてその信号はフリップ−フロップ１４０のＣ入力端
子へ印加される。この時にフリップ−フロップ１４０は
排他的Ｎ’ＯＲゲート１３８からのＲＡＮＧＥ信号の２
進状態の出力を把握する。そのＲＡＮＧＥ信号が低いと
、それはフリップ−フロップ１４０をリセットさせ、従
ってフリップ−フロップ１４０の頁出力を高（してリセ
ット信号を記憶フリップ−フロップ１２２の入力端子へ
印加する。フリップ−フロップ１２２がリセットされる
と、その出力信号ＥＮ１６は正になり、従ってＤＳＰ１
４にメータが入力電源に対して低い範囲を選択したこと
を知らせる。一方、ＲＡＮＧＥ　　ＣＬＯＣＫが発生さ
れているときに、ＲＡＮＧＥ信号が高い又は２進法の１
であると、フリップ−フロップ１４０はＩＳＡＭＰＬＥ
信号によって先に与えられたセットのままになり、フリ
ップ−フロップ１４０の出力頁は変わらない。そしてフ
リップ−フロップ１２２は先に与えられたセットの状態
のままである。この状態において、プロセッサはメータ
が入力電流に対して高い範囲のままであることを通知さ
れる。

第１８図の範囲選択器２６の動作をさらに十分に理解す
るために、トランジスタ・スイッチ１１４と１１８に印
加されるＩＩＮ信号を説明する。前述のように、最初に
ＥＨ１１の信号は低いから範囲選択器を高電流範囲モー
ドにさせる。

ＥＨ１１の信号が低いと、トランジスタ１１４と１１６
は共に伝導にされるので、ＩＩＮ電流を増幅器５４の負
入力端子へ印加させることができる。

これらトランジスタの伝導は増幅器５４のＩＶＣＯＵＴ
端子からＲ３を介して電流を印加する。

その電流はトランジスタ１１４と１１６間の接続点１３
０でＩＩＮ電流と合流される。この電流の和は入力信号
を増幅器５４の負入力端子へ印加して、増幅器５４に入
力電流ＦＩＮに実質的に比例するＩＶＣ信号を発生させ
る。このＩＶＣ信号は、利得調整器を通して供給され、
電圧コンパレータ１３４と１３６の正の入力端子へ印加
される。されらコンパレータの動作は、印加される電圧
の大きさに依存する。次の例は、コンパレータ１３４と
１３６の動作を説明する最良の方法である。

コンパレータ１３４および１３６の各々の十入力端子に
印加された入力電圧は＋２ＶＴの大きさであると仮定す
る。この条件下で、＋２ＶＴの電圧は増幅器１３４の一
端子に印加された＋ＶＴ電圧よりも大きい。従って、そ
の出力は２進法の１である。さらに、増幅器１３６の子
端子に印加された＋２ＶＴ電圧は増幅器の一端子に印加
された一ＶＴ電圧より正であるから、その出力は同様に
２進法の１である。その結果、排他的ＮＯＲゲート１３
８の出力は２進法の１つであり、従って、セットエネー
ブル（可能）信号をフリップ−フロップ１４０のＤ入力
端子を配置する。第１４図かられかるように、範囲クロ
ック信号が現われているとき、フリップ−フロップ１４
０はセットされ、従って、この頁出力端子を負のままに
して記憶フリップ−フロップ１２２をリセットさせない
。フリップ−フロップ１２２がセットのままのとき、そ
の頁出力端子は低いままであるから、プロセッサにメー
タが高電流範囲の動作のままに選択されていることを知
られる。さらに、ＥＮ１６信号はトランジスタ１１４と
１１６を伝導状態に保持し、トランジスタ１１８と１２
０を非伝導状態に保つ。第１８図に示すように、トラン
ジスタ１１８と１２０は切られたままであるから、抵抗
器Ｒ２は切断されＲ１は接続され電流をトランジスタ１
１４と１１６間の接続点１３０ヘフイードバツクさせる
。切り換えられた利得制御器５２０入力端子へ印加され
たＩＩＮ電流は抵抗器Ｒ１間の電圧降下に比例する。従
って、増幅器５４からのＩＶＣＯＵＴ信号は利得調整器
５６を介してＡ−Ｄ変換器へ提供される。そして該変換
器はその電流試料をＤＳＰプロッセッサへの電流語（ワ
ード）として入力用デジタル値に変換する。

増幅器１３４および１３６も、−２ＶＴ入力信号がそれ
らの増幅器の正端子へ印加されるときに＋２ＶＴ入力信
号について記載したように動作する。例えば、増幅器１
３４の子端子における一２ＶＴ信号は負端子に印加され
た＋ＶＴ信号よりも負である。その結果、増幅器１３４
の子端子に印加された一２ＶＴ信号はその入力端子に印
加された一ＶＴ信号よりも負である。従って、増幅器１
３６の出力は同様に２進法のＯになる。その結果、排他
的ＮＯＲゲート１３８からの範囲出力信号は前述のよう
に高くなり、フリップ−フロップ１４０をセッ゛トのま
まにし、従って、フリップ−フロップ１２２のリセット
をさせない。ＥＮ１６信号は＋２ＶＴの例について前に
記載したように低いままである。

前述のように、ＥＮ１６信号は範囲選択サイク・ルの開
始時に常に低いので、範囲選択を高電流範囲モードにさ
せる。範囲選択サンプリング期間の開始時の信号１１Ｎ
が低い値であって、利得調整器５６を介してコンパレー
タ１３４と１３６へ印加されるＩＶＣＯＵＴ信号が十η
ＶＴであると仮定する。＋ｖｒ′Ａ信号は増幅器１３４
の負入力端子へ印加された＋ＶＴ信号よりも低い値の正
であるから、その増幅器の出力は今度は２進法のＯにな
る。コンパレータ１３６の正端子に印加された十′Ａｖ
Ｔ信号は負入力端子に印加されたーＶＴ信号よりも正で
あるから、コンパレータ１３６の出力は２進法の１にな
る。従って、排他的ＮＯＲゲート１３８の出力は範囲信
号を低くさせてリセット信号をフリップ−フロップ１４
０のＤ入力に印加させる。ＲＡＮＧＥＣＬＯＣＫが中断
してフリップ−フロップ１４０をクロックすると、それ
は今度はリセットされて、２進法の１のリセット信号を
フリップ−フロップ１２２のリセット端子に印加させる
。これは今度はフリップ−フロップ１２２をリセットさ
せて、ＥＮ１６信号を正し今度はトランジスタ１１８と
１２０を伝導にさせ、従って、抵抗器Ｒ３を切り増幅器
５４のＩＶＣＯＵＴ出力からトランジスタ１１８と１２
０の接続点１２日へと抵抗器Ｒ２にスイッチを入れる。

より大きな値の抵抗器Ｒ２は今度はより大きな出力信号
を増幅器５４の出力端子に発生させて、メータの範囲入
力端子に提供され小電流１１Ｎ信号を補償し、その小電
流信号を拡大して＋２ＶＴ信号がコンパレータ１３４と
１３６に印加された前記例に匹敵させる。コンパレータ
１３４と１３６は前記のようにそれらの正の入力端子に
印加された一％ＶＴ信号に応答して動作する。−％ＶＴ
信号が増幅器１３４と１３６の両方に印加されると、増
幅器１３４の出力は２進法のＯになり、増幅器１３６の
出力は２進法の１になる。その結果、排他的ＮＯＲゲー
ト１３８からの範囲信号は２進法のＯになり、従ってＥ
Ｎ１６信号を前記のように正にする。

以上の説明から、Ｒ，／Ｒ，の比を２の幕として選択す
ることによって、種々の試料の量を結合するた峠に、１
つの尺度で採った試料を別の尺度に変換することはＤＳ
Ｐ１４にとって簡単になる。

以下に説明するようにＤＳＰにおいて、これは採取され
る各試料を表す２進値を算術的なシフト（桁移動）又は
割り算のプロセスによって行われる０本実施例における
Ｒ、：Ｒ，の比は１：１６である。従って、電流のＡ−
Ｄ変換器１２゛に見られる信号の変動範囲は係数１６に
よって２０００　：　１から１２５：１に低減される。

１６：１以外のＲｚ：Ｒｔの比も使用できる。２の幕で
ある比は、マイクロコンピュータのデジタル回路におけ
る補償が容易であるという利点がある。

しかしながら、２つ以上の範囲も使用可能である。

例えば、Ｒ１およびＲ２に類偵する第３の抵抗器および
３つの抵抗器のうちどれを使用すべきかを選択するため
に範囲選択論理回路６０にもう１つの闇値検出器を使用
することによって、第３の範囲を追加することができる
。

さらに、以上の説明から、範囲の決定は電流信号が所定
の闇値以下の場合には、高い電流範囲で開始して低い電
流範囲に切り換えて測定することによって行われること
がわかる。また、電流信号が所定の閾値以上の場合には
、低電流範囲で開始して高電流範囲に切り換えて測定す
ることによって範囲を決定することができる。

今度は第１９図〜第２４図を参照してＤＳＰ（デジタル
信号プロセッサ）１４の操作を以下に説明する。先ず、
第１９図はＤＳＰ　１４が種々の計算をして最終的にＷ
ＨＯＵＴおよびＶＡＲ／Ｑ　　ＯＵＴのパルスを発生す
るプログラムおよび方法のフローチャート全体図である
。第１９図の説明に当たって、ＤＳＯ１４は電圧および
電流のＡ−Ｄ変換試料を基礎にしてその計算を行うこと
を思い出す必要がある。すなわち、ＤＳＰは、第２図に
示した時間軸発生器３２がらＲＥＳＥＴパルスの発生す
るときに開始するＡ−Ｄ変換器がらの各Ａ−Ｄ変換ワー
ドを読む。ＤＳＰは、その計算の全てを極めて迅速に行
うことができる。そして次に待ちサイクルに入り時間軸
発生器からもう１つのリセット信号の受取を待ち、別の
サイクルを開始する。

第１９図に示すように、リセット信号を受は取ったＤＳ
Ｐは５ＴＡＲＴブロツクに入る。そしてそこから実行ブ
ロックに入り、そこでＤＳＰは八−〇変換器からの新し
い又は丁度変換した電圧および電流のワードをＤＳＰに
読み込む。■およびＩで示したこれらの新しい試料はＤ
ＳＰの記憶装置の一時的可変場所に記憶される。次に、
プロセッサは、高範囲又は低範囲が入力電流試料に用い
られたかを決定するために範囲選択器６０からのＥＮ１
６信号が高いか低いかを見る検査をする。

範囲選択器６０が低範囲を選択していた場合には、プロ
セッサは次に実行ブロックに入り、そこで電流試料Ｉを
１６で割り、次にＶＡＲＣＬＫ？判定ブロックに入る。

一方、ＥＮ１６信号が低くて範囲選択器が入力電流試料
に高範囲を選択したことを示す場合には、ＥＮ１６？判
定ブロックのＮ０分岐を通って出て、ＶＡＲＣＬ　Ｋ　
？判定ブロックに入る。

ＤＳＰは今度は、パールクロック発生器７５からのＶＡ
ＲＣＬＫ信号の存在を検査する。前の説明から、ＤＳＰ
はＶＡＲＣＬＫ信号が２進法の１又は高いときだけバー
ル時又はＱ時を計算することが思い出される。この試料
のときに、ＶＡＲＣＬＫ信号が低い場合には、ＶＡＲＣ
ＬＫ？のＮＯ分岐判定ブロックから５ＥＬＥＣＴ　　Ｗ
ＴＨＦＲＯＭ　　ＴＨＯ−ＴＨ２サブルーチン１４４に
入る。その５ＥＬＥＣＴ　　ＷＴＨサブルーチン１４４
は後で説明するが、その主目的は選択したメータのタイ
プに対してＤＳＰ記憶装置に保持されている各種闇値の
中の適当な闇値を選択することである。５ＥＬＥＣＴ　
　ＷＴＨサブルーチンが完了したら、次に、後で説明す
るＤＣ０ＦＦＳＥＴ　　Ｃ０ＭＰＥＮ５ＡＴＩＯＮサブ
ルーチン１４６に入る。要約すると、ＤＣ０ＦＦＳＥＴ
サブルーチンの目的は、前述の各種電圧Ａ−Ｄ変換器回
路に生じるＤＣオフセットを補償するためのオフセット
値を計算することである。

ＶＡＲＣＬＫ？判定ブロックに戻って説明する。

パールクロック発生器７４からのＶＡＲＣＬＫ信号は正
であると仮定する。その結果、プロセッサはＶＡＲＣＬ
Ｋ？判定ブロックのＹｅｓ分岐を出て実行ブロック１４
８に入る。ブロック１４８′はＤＳＰ記憶装置に記憶さ
れる前記２４ワード・シフト・レジスタを示す。電圧相
入力信号ＶＳＡ。

ＶＳＢおよびｖＳＣの各々に対して８つの記憶場所があ
ることは既に述べたが、これらの記憶場所は新らしい電
圧試料Ｖの各々が読み取られる際に押し下げスタック（
ｓ　ｔａｃｋ）として機能する。そして、その新らしい
電圧試料ＶはＶＶＡＲＩと呼ばれるこのスタックの１つ
の場所に移送される。■がＶＶＡＲＩに負荷される際に
、そのスタック内のワードは逐次押し下げられ、最古の
電圧試料は１４Ｂに示したようにスタックの底部に押し
下げられ、それによってスタック場所ＶＶＡＲ２３はＶ
ＶＡＲ２４の下に押し下げられる。また、スタックで最
古の試料であるＶＶＡＲ２４は押し出されて現在の試料
に対するバール時を計算するために使用されるＤＶＡＲ
と呼ばれる記憶装置内の記録場所に入れる。前記の説明
から、電圧試料Ｖはバール時の計算には９０度まで、又
はＱ時の計算には６０度まで位相が後れるということが
思い出される。これらの２つの遅延はブロック１４８で
１度説明したスタックで生じたことがわかる。電圧試料
の遅れの量はＶＡＲＣＬＫパルスの発生頻度に依存する
。、前記の説明から、メータがバール時モードで動作し
ているとき、パールクロック信号がある頻度で発生し、
それがスタック１４８を押し下げ、電圧試料の各々を遅
延させて前記９０度の位相遅れを達成するということが
思い出される。従って呼称ＤＶＶＡＲはメータがバール
時の選択モードにあるときにバール時計算用の遅延電圧
試料を表す。一方、メータがＱ時の選択モードにあって
ＶＡＲＣＬＫ信号の発生がある頻度で生じている場合、
ＤＶＶＡＲ試料の遅れを生じて電圧における前記６０度
シフトが得られるということが思い出される。

さて、ＤＣ０ＦＦＳＥＴ　　Ｃ０ＭＰＥＮ５ＡＴＩＯＮ
サブルーチン１４６の出力に戻るが、ここで÷２？判定
判定ブロックる。前の説明から、あるタイプのメータの
電圧試料は適当なＷＨＯＵＴおよびＶａｒ／Ｑ　　ＯＵ
Ｔのパルス繰返数を計算するために２で割らなければな
らないことが思い出される。ＤＳＰがＭＵＸ制御器４２
からの÷２の信号の存在を試験するのは、この判定ブロ
ックで行われる。次の第８表は、第３図のメータ・タイ
プ・デコード４２によって行われた÷２の符号解読用方
程式における論理を示す。

第８表 メータ・タイプ・デコード ÷２論理方程式 ％式％） タイプ４及び５ （ＶＡＣＬＫ、　ＴＳＢ２．　　ＴＳＢＩ）さらに、第
１９図を参照して説明すると、÷２の信号が存在する場
合には、÷２？のブロックからＹｅｓの分岐を経て実行
ブロックに入り、そこで電圧試料が２で割られる。また
この時に、今はＤＶＶＡＲにある後れた電圧試料も２で
割られる。

割り算信号が存在しない場合には、判定ブロックのＮｏ
分岐を通ってＷＡＴＴ　　ＩＮＴＥＧＲＡＴＩＯＮサブ
ルーチン１５０に入る。このサブルーチンにおいて、Ｄ
ＳＰはそれぞれの電流と電圧試料（ＩとＶ）を乗算し、
それら試料の積をワット時の積分器に累積することによ
ってエネルギー消費に比例する値を得る。ＷＡＴＴ　　
ＩＮＴＥＧＲＡＴＩ　ＯＮサブルーチン１５０の完了後
、５ＥＬＥＣＴ　　ＶＡＲ／Ｑ　　ＴＨＲＥＳＨＯＬＤ
サブルーチン１５２に入る。このサブルーチンにおいて
、ＤＳＰは再びＶＡＲＣＬＫパルスの存在を試験してバ
ール時又は９時に適当な閾値であるか否かについての決
定をする。そのサブルーチン１５２には２つの出口点が
ある。その１つは、ＲＥＳＥＴ？判定ブロックに入り、
もう１つはＶＡＲＩＮＴＥＧＲＡＴＩ　ＯＮサブルーチ
ン１５６に入る。

サブルーチン１５２において、ＶＡＲＣＬＫ信号が試験
が行われている時点で存在しない場合には、ＲＥＳＥＴ
？判定ブロックに入りそこでＤＳＰはＲＥＳＥＴパルス
が再び発生するまで循環する。

ＲＥＳＥＴパルスを受は取った場合には、ＤＳＰはＲＥ
ＳＥＴ’ｉ’判定ブロックのＹｅｓ分岐を通って再び戻
ってＲＥＡＤ　　ＴＨＥ　　ＮＥＷ　　Ｖψ■ＳＡＭＰ
ＬＥＳの入力端子に入る。一方、試験の時点でＶＡＲＣ
ＬＫパルスが存在する場合には、ＶＡＲＩＮＴＥＧＲＡ
ＴＩＯＮサブ７Ｌ／−チンニ入る。ＶＡＲＩＮＴＥＧＲ
ＡＴＩＯＮサブルーチンはワット積分ルーチン１５０の
場合と同じように機能する。それは、現時点の電流試料
とＤＶＶＡＲにおける遅延電圧試料とを乗算して、それ
ら試料の積を電圧積分器に配置し、そこで試料の積は加
算そして積分されてＶＡＲ／Ｑ　　ＯＵＴパルスの発生
に対する無効エネルギー消費を得る。

さらに、第１９図を参照して今度は５ＥＬＥＣＴ　　Ｗ
ＴＨサブルーチン１４４を説明する。そのサブルーチン
は第２０図に示されている。このサブルーチンはＶＡＲ
ＣＬＫ信号の状態を試験する際に入る。このサブルーチ
ンにおいてＤＳＰは第３図に示した闇値デコード６６か
らのＴＨＯ−ＴＨ２信号の状態を検査する。前述のよう
に、ＴＨＯ−ＴＨ２信号は本発明によって選択されるメ
ータのタイプを規定する。５ＥＬＥＣＴ　　ＷＴＨサブ
ルーチン１４４に入る際に、最初にＴ）ＩＩ？判定ブロ
ックに入り、そこでＴＨＩ信号の状態を試験する。ＴＩ
（１が２進法の０の場合には、Ｎｏ分岐を通ってＴＨＯ
？判定ブロックに入り、そこでＴＨＯの状態を試験する
。ＴＨＯが２進法のＯの場合には、そのブロックのＮｏ
分岐を通って出てタイプ１のメータが選択されているこ
とを示す。

タイプ１が選択されている場合には、実行ブロックに入
り、そこでＴＨと呼称する記録メモリーがメモリー内の
一定のＴＩ（ＲＥＳ　１場所からの闇値と等しくされる
（タイプ１のメータに対する闇値）。

ＴＨレジスタはメモリ内の１つの場所であって、選択さ
れたメータに対して特定の闇値に設定される。Ｔ）（１
？判定ブロックに戻って説明する。ＴＨｌが設定される
と、Ｔ）１０？判定ブロックに入り、そこでＴＨＯの状
態が試験される。ＴＨＯが設定されると、今度は実行ブ
ロックに入り、そこでレジスタＴＨがタイプ２のメータ
に対して一定の闇値ＴＨＲＥＳ２が設定される。一方、
Ｔ）（Ｏが設定されない場合には、Ｎｏの分岐を通って
判定ブロックに入り、そこでＴＨレジスタがタイプ５お
よびタイプ６に対する闇値に設定される。

ＴＨレジスタは、前に説明したＴＨＯ？判定ブロックか
ら出ることによって示されたように、タイプ３又はタイ
プ４のレジスタ用闇値に設定される。ＴＨレジスタが適
当な闇値に一旦セットされると、次にＴＩ（２？判定ブ
ロックに入り、ＤＳＰが閾値６６デコード６６からＴＨ
２ビットの状態を試験する。このビットの状態は、ＤＳ
Ｐにメータのタイプが自蔵メータか電圧器一定格メータ
であるかについて規定する。ＴＨ２がセットされる場合
には、Ｙｅｓの分岐を介して実行ブロックに入り、そこ
でＴＨレジスタはその現在の値に５　／　６　（０，８
３３２５）を掛けた値に等しくセットし、従って、変圧
器一定格メータに対しては闇値の大きさに５／６を掛け
て下げる。一方、ＴＨ２がセットされない場合には、自
蔵メータであって、従って、閾値の変更をする必要がな
く、ＤＣ０ＦＦＳＥＴ　　Ｃ０ＭＰＥＮ５ＡＴＩＯＮル
ーチン１４６に入る。

第２１図のＤＣ０ＦＦＳＥＴサブルーチン１４６につい
て説明する。前述のように、このＤＣ０ＦＦＳＥＴサブ
ルーチンの目的は、本発明のタイプの電子メータにおい
て前に説明したＤＣのオフセットの問題を補償すること
である。ＤＣのオフセットを補償するために、本発明は
６０ヘルツ波形のサイクルの整数について電圧Ａ−Ｄ変
換器１２″による全ての試料の平均は零の平均値を持た
ねばならないことを利用する。このオフセットを補償す
るために、本発明は固定数のサイクル（本実施例では３
２）に対して全ての電圧試料の和を蓄積し、蓄積された
それら試料の和を試料数（本実施例では９２１６）で割
り、得られた１試料当たりのＤＣオフセットを次の電圧
試料から差し引く。この実施例における補正係数又はオ
フセット補償値は６０ヘルツ入力信号の３２サイクル毎
に更新される。

第２１図において、ＤＣ０ＦＦＳＥＴサブルーチン１４
６に入る際に、ＤＳＰは実行ブロックに入り、そこでＤ
ＳＰのメモリにおけるオフセット整数レジスタ（ＯＦＦ
ＩＮＴと呼ぶ）は、０ＦＦＩＮＴに前記電圧試料数で割
った電圧試料■を加えた値と等しく設定される。ＤＳＰ
は次に第１６図および第１７図について前に説明した＋
３２カウンタ７６からの０ＦＦＣＬＫ信号の状態を試験
する。０ＦＦＣＬＫ信号が存在する場合には、３２６０
ヘルツ・サイクルが通ったことを示す０次に、Ｙｅｓ分
岐を介して出て実行ブロックに入る。そこでＤＳＰメモ
リにおけるオフセット・レジスタ０ＦＦＲＥＧが、先に
ＤＣ０ＦＦＳＥＴサブルーチン１４６に入る際に得られ
た０ＦＦＩＮＴＯ値と等しく設定される。この時点で、
０ＦＦＩＮＴ積分器は零に等しく設定される。一方、０
ＦＦＣＬＫ信号がＤＣオフセット・サブルーチンに入る
際に存在しない場合には、ＤＳＰは０ＦＦＲＥＧレジス
タの更新を迂回して、Ｎｏ分岐を経て実行ブロックに入
り、そこで、現在の電圧試料＝その電圧試料−丁度得ら
れたレジスタ０ＦＦＲＥＧの内容、と、設定することに
よって補償調整が生じる。

遅延した電圧試料ＤＶＶＡＲはこの時点でＤＣオフセッ
ト補償に対しても調整しなければならない。従って、Ｄ
ＳＰは実行ブロックに入り、そこで、ＤＶＶＡＲＬ／ジ
スタ＝ＤＶＶＡＲ−１，ジスタ０ＦＦＲＥＧの内容、と
、設定される。プログラムは今度は第１９図のコネクタ
Ａにおいて÷２？判定ブロックへ出る。そこでＤＳＰは
前述のようにデータの処理を続ける。

第１９図を参照すると、プロセッサが一旦丁度説明した
ＤＣ０ＦＦＳＥＴサブルーチンからコネクタＡに入ると
、それは前述の方法で÷２？判定ブロックを通って第２
２図に示したＷＡＴＴＩＮＴＥＧＲＡＴＩＯＮサブルー
チン１５０に入る。そのサブルーチン１５０に入る際に
、ＤＳＰは実行ブロックに入り、そこでＤＳＰ、ＷＩＮ
Ｔのメモリにおけるワット積分器＝ＷＩＮＴ＋ＩＸＶの
積（現在の電流と電圧試料）と設定される。

プログラムは、次に判定ブロックに入り、そこでＷＩＮ
Ｔの内容が第２０図で説明したように選択したメータの
タイプに対して先に得られた闇値レジスタＴＨの内容に
等しいか又はそれより大きいかの試験が行われる。ＷＩ
ＮＴがＴＨより大きい場合には、プログラムはＹｅｓ分
岐を通って実行ブロックに入り、そこで、ＷＩ　ＮＴ＝
ＷＩ　ＮＴ−闇値レジスタＴＨの内容、と、設定される
。プログラムのこの時点で、選択した特定タイプのメー
タの闇値が積分した電流と電圧の積の値から差し引かれ
る。また、この実行ブロックににおいて、ＤＳＰは出力
パルスＷＨＯＵＴを発生する。−方、ＷＩＮＴがＴＨと
等しくない又は大きい場合には、プログラムはＮｏ分岐
を介して出る。そしてこの時点で出力信号を発生しない
。そしてプログラムは、５ＥＬＥＣＴ　　ＶＡＲ／Ｑ　
　ＴＨＲＥＳＨＯＬＤサブルーチン１５０に入る。

５ＥＬＥＣＴ　　ＶＡＲ／ＴＨＲＥＳＨＯＬＤ＋ブルー
チン１５２に入る際に、ＤＳＰが行う第１のことはＶＡ
ＲＣＬＫパルスの存在の検査である。

ＶＡＲＣＬＫ信号が存在しない場合には、プログラムは
コネクタＢへ行き、そこでＲＥＳＥＴ？判定ブロックに
入り、そこでＤＳＰはＲＥＳＥＴ信号を受は取るまで遊
ぶ（空転する）。−旦リセット信号を受けると、プログ
ラムは第１９図に示すようにＲＥＳＥＴ？判定ブロック
をＹｅｓ分岐を介して出て実行ブロックに戻り、そこで
次の電圧および電流試料■と■をＤＳＰに読み込む。第
２３図に示すように、ＶＡＲＣＬＫ信号が存在する場合
には、ＶＡＲ／Ｑ　　５ＥＬＥＣＴ判定ブロックに入り
、そこでプロセッサはＶＡＲ／Ｑ選択スイッチ７２から
のＶＡＲ／Ｑ　　５ＬＣＴ信号の状態を試験する。スイ
ッチ７２によってバール時が選択されている場合には、
ＶＡＲ路を経て実行ブロックに入り、そこでバールに対
する別の閾値ＶＴＨ＝選択したメータのタイプの閾値／
３．と、設定される。プログラムは、次にＶＡＲＩＮＴ
ＥＧＲＡＴＩ　ＯＮ４＋ブルーチン１５６に入る。ＶＡ
Ｒ／Ｑ　　５ＥＬＥＣＴ判定ブロックについて説明する
と、選択スイッチ７２がＱを計算せよと指定した場合に
は、ＤＳＰはその判定ブロックのＱ分岐を介して出て実
行ブロックに入り、そこで、ＶＴＨ闇値レジしタ＝げん
ざいの閾値／２．と、設定される。ＤＳＰは、次に第２
４図に示したＶＡＲＩＮＴＥＧＲＡＴＩＯＮサブルーチ
ン１５６に入る。

そのＶＡＲＩＮＴＥＧＲＡＴＩＯＮサブルーチン１５６
は、前に説明したＷＡＴＴ　　ＩＮＴＥＧＲＡＴＯＲサ
ブルーチン１５０と同じように動作する。しかしながら
、このサブルーチンには、ＶＡＲ（バール）の計算に必
要な別の積分器ＶＩＮＴがある。

ＶＡＲＩＮＴＥＧＲＡＴＩＯＮ＋ブルーチン１５６に入
る際に示したように、実行ブロックに入り、そコテ、積
分器Ｖ　ＩＮＴ＝Ｖ　ＩＮＴ＋　（現在の電流デジタル
・ワーク×遅延電圧ワーク、ＤＶＶＡＲ）の値、と、設
定される。次に、ＶＩＮＴの内容がＶＴＨ（バール積分
器の闇値）に等しいか又はそれより大きいかの試験が行
われる。ＶＩＮＴがＶＴＨより大きい場合には、Ｙｅｓ
分岐を通って実行ブロックに入り、そこで、ＶＩＮＴ＝
Ｖ　ＩＮＴ−ＶＴＨ，と、設定される。ソシテＤＳＰは
第３図に示したプロセッサ１４のＶＡＲ／Ｑ　　ＯＵＴ
出力について前に計算したバール時と９時のいずれかに
適するパルスを出力する。次に、プロセッサは第１９図
のコネクタＢにおいてＲＥＳＥＴ？判定ブロックに入り
、そこでプ凸セッサは前述のように別のＲＥＳＥＴ信号
を待つ。

さらに、第２４図において、ＶＩＮＴがＶＴＨより小さ
い場合には、プロセッサはＶＩＮＴからＶＴＨを引かす
＜テ、ＶＡＲ／Ｑ　　ＯＵＴパルスを提供しない。そし
て次に、Ｎｏ分岐を通ってコネクタＢに入る。

以上、本発明の望ましい実施例を添付図面を参照して説
明したが、本発明はこれらの実施態様には限定されず、
種々の変化および改良が特許請求の範囲に規定されてい
る本発明の範囲又は意図から逸脱することなく当業者に
よって実施され得ることが理解される。

【図面の簡単な説明】

第１図は本発明の電子電力量計のブロック図。 第２図は本発明の実施において印加される種々のタイミ
ング信号および基準電圧を示すブロック図。 第３図は本発明の実施態様に従った電子電力量計の詳細
な論理ブロック図、第４図〜第１６図は本発明の電子電
力量計の構成および操作を理解する上で有用な各種信号
のタイミング関係を示すタイミング図。第１７図は本発
明の実施態様に従って電子電力量計の動作を試験する電
圧およびシステム試験論理の論理回路略図。第１８図は
デジタル信号プロセッサに選択した電流の範囲を知らせ
る手段を含む電子電力量計に印加される入力電流を自動
的にスケーリングする範囲選択回路の略図。 第１９図〜第２４図は本発明の実施態様に従って電子電
力量計の操作を実施すると共にメータのデータを処理す
るデジタル信号プロセッサの操作を説明するプログラム
・フローチャート図。そして第２５図は自己検査操作中
に試験フェイル信号を発生する線電流試験回路のブロッ
ク図である。 符号の説明 １０・−・−・電子電力量計 １２．１２°、１２°゛・−・−・−電圧及び電流Ａ−
Ｄ変換器 １４・・・−・デジタル信号プロセッサ１６・・−・−
・クロック発振器 １８−−−−−・・メータ型式選択論理回路０・・・・
・・・メータ自己検査論理回路０°−・自己検査論理回
路 ０゛・・・電圧及び線周波数試験論理回路２・・・・−
・・電子記録器　　　　２４・−・・〜・表示器６・・
・−・・・自動範囲選択器　　２８・・−・−発振器０
−・・・−・Ａ−Ｄクロック発生器 ２・−・−・・時間軸発生器 ４・−・−・・精密電圧基準器 ６−・−・・・−電圧スケーリング及び分＃回路８−・
−・・・電圧マルチプレクサ Ｏ・−−一−−・自己検査可能スイッチ２・−・−・−
マルチプレクサ制御器 ４−−−−−−一電圧イン・デコード回路６・−−−−
−一電流スケーリング及び隔離回路８・−・−電流マル
チプレクサ Ｏ・・・−・・電流相クロック ２・−−−−−・切換利得制御回路 ４−・・・・−電流一電圧変換器 ６・・・−・・利得調整器 ８・−・・−・自己検査電圧試験スイッチ０・−・・−
範囲選択回路　　６２−・−・型選択器４−・−・型選
択デコーダ ６−・・−・・−閾値デコード論理回路８−−−−−−
・自己検査スイッチ ０・・−・−・−自己検査可能論理回路２−・−・−Ｖ
ＡＲ／Ｑ選択スイッチ ４・・・・−バールクロック発生器 ６・−・−÷３２割算カウンタ ８−・−・・・−スイッチ　　８０・−・−・−演算増
幅器４・・・・−・−スイッチ　　８６・・・・・−・
コンパレーク８・・・・・・・電流源 ０．９２．９４−・・−・・−ミリセカンド・タイマ６
−・・・−インバータ ８、　１００．　１０２−−−−−−フリップ−フロッ
プ０４・−・−線周波数アウト・デコード論理回路０４
．１０６・−一−−・−ＮＡＮＤゲート０８　、　１１
０−−−−−・・ＯＲゲート１２・・・−・−・ＡＮＤ
ゲート １４．１１６，１１８，１２０・−トランジスタ・スイ
ッチ ２・−・・・・・派印選択メモリーフリップーフロップ
２・・−・・・２重コンパレータ ４．１３６・・−一一一・電圧コンパレータＯ・−・−
フリップ−フロップ ４・−・・・・−３ＥＬＥＣＴ　　ＷＴＨサブルーチン
６−−−−−−・ＤＣオフセット補償サブルーチン８−
・−・−・−ワード・シフト・レジスタ０−・・−・−
ワット積分サブルーチン２−・−選択ＶＡＲ／Ｑ闇値サ
ブルーチン６−−−−−・−バール積分サブルーチン特
許　出　願　人　ゼネラル・エレクトリック・カンバニ
イ 復代理人　弁理士　　平　　１）　忠　　離開　　　　
　　　　酒　　　井　　　宏　　　明２転 ＴＳＢＯ ｙｓａ＋　ｗ Ｆｘ石。７ Ｔ’ａ日０

Claims (33)

【特許請求の範囲】
1. （１）単相および多相の配電系の複数の異なるタイプの
   電力線相線における電流および電圧を監視することによ
   って電気エネルギーの消費を計量する電子デジタル式電
   力量計において、 （ａ）前記電力線相線から得られる電流および電圧試料
   に比例する電流および電圧値を処理する手段； （ｂ）前記電力線相線に流れる電流の試料に比例する電
   流値を出力側で前記処理手段へ供給する第１のＡ−Ｄ変
   換器； （ｃ）前記電力線相線へ印加される電圧試料に比例する
   電圧値を出力側で前記処理手段へ供給する第２のＡ−Ｄ
   変換器； （ｄ）前記電力線相線の電流に比例するアナログ信号の
   試料を前記第１のＡ−Ｄ変換器へ供給する第１のマルチ
   プレクサ； （ｅ）前記電力線相線の電圧に比例するアナログ信号の
   試料を前記第２のＡ−Ｄ変換器へ供給する第２のマルチ
   プレクサ； （ｆ）電子デジタル式電力量計を複数の選択したタイプ
   の電力計の１つとして選択的に配列させる型選択手段か
   らなり、該選択手段が、 （ｉ）計量される配電系のタイプおよび選択した電力量
   計のタイプに従って、前記電力線相線からの電流試料を
   前記第１のＡ−Ｄ変換器に選択的に転送するために、複
   数の第１のクロック信号を前記第１のマルチプレクサへ
   供給する第１の手段と； （ｉｉ）前記第２のＡ−Ｄ変換器に電圧試料を選択的に
   転送するために前記電力線相線の電圧試料を採取する順
   序を選択的に制御する複数の第２のクロック信号を前記
   第２のマルチプレクサへ供給する第２の手段を含み、電
   圧試料の採取およびその転送の順序は計量される配電系
   のタイプと選択される電力量計のタイプに従い前記第１
   および第２のＡ−Ｄ変換器の出力から前記処理手段によ
   って処理されるのに適した電流および電圧値を出して選
   択された電力量計のタイプに対する電気エネルギーの消
   費を計算することを特徴とする電子デジタル式電力量計
   。
2. （２）前記型選択手段が選択した電力量計のタイプを表
   わすデジタル信号を供給する手段と、前記第２のクロッ
   ク信号発生のタイミングを修正する、従って選択した電
   力量計のタイプに従って電圧試料採取の順序を修正する
   ために前記デジタル信号を解読するデコード手段を含む
   請求項第１項記載の電子デジタル式電力量計。
3. （３）前記処理手段が、前記第１および第２のＡ−Ｄ変
   換器から供給される電流値と電圧値の積を積分して、電
   気エネルギーの消費に比例する出力パルスを発生するプ
   ログラムを作るデジタル信号プロセッサである請求項第
   １項記載の電子デジタル式電力量計。
4. （４）前記型選択手段が、前記処理手段に選択した相線
   から採取した規定の電圧試料に対応する特定の電圧値を
   選択した電力量計のタイプに従った規定の数で割らせる
   ために該処理手段に割り算制御信号を供給する手段を含
   む請求項第３項記載の電子デジタル式電力量計。
5. （５）さらに、前記電力線相線から電力量計に印加され
   る電圧の存在をテストする自己試験手段を含み、前記型
   選択手段がさらに、選択した電力量計のタイプに適用で
   きる電力線相線のみから電圧の試験をするために前記自
   己試験手段にイネーブル型デコード信号を供給する手段
   を含む請求項第１項記載の電子デジタル式電力量計。
6. （６）前記型選択手段が選択された電力量計のタイプが
   自蔵メータか変圧器定格メータであるかを特定する手段
   を含む請求項第１項記載の電子デジタル電力量計。
7. （７）前記型選択手段が前記デジタル信号プロセッサに
   選択できる電力量計の型を表わすしきい値デコード信号
   を供給する手段を含み、前記デジタル信号プロセッサが
   電力量計の選択できる型の各々に対する規定のしきい値
   を内部に記憶していて、該デジタル信号プロセッサが前
   記しきい値デコード信号に応答して選択した電力量計の
   型に対するしきい値を選択して前記電流および電圧値の
   積分した積の大きさと比較し、積分した積の大きさが選
   択した電力量計の型に対するしきい値に少なくとも等し
   いとき電気エネルギーの消費に比例する出力信号を発生
   する請求項第３項記載の電子デジタル式電力量計。
8. （８）計量される電力線の相線に流れる電流および該相
   線間の電圧に比例するアナログ信号が、試料採取されて
   電流および電圧のＡ−Ｄ変換器においてそれぞれ試料採
   取された電流および電圧の瞬時量に比例する値を有する
   電流および電圧の語に変換される電子デジタル式電力量
   計において、（ａ）入力および遅延したデジタル語の出
   現用出力を有し、前記電圧Ａ−Ｄ変換器から供給された
   デジタル語を遅延する遅延線を設ける工程；（ｂ）前記
   電流および電圧Ａ−Ｄ変換器において電流および電圧を
   反復サンプリングする工程；（ｃ）サンプリング時に所
   定の間隔で前記遅延線に電圧語を配置する工程； （ｄ）それぞれのサンプリングにおいて前記遅延線の出
   力を検査する工程； （ｅ）前記遅延線の出力端子において最後に試料採取し
   た電流語と遅延した電圧語との積に比例する値によって
   積分器の値を増す工程； （ｆ）前記積分器の現在の値と所定のしきい値とを比較
   する工程； （ｇ）前記積分器の値が前記所定のしきい値に少なくと
   も等しくなるまで工程（ｂ）〜工程（ｆｃ）を反復する
   工程；および（ｈｄ）測定の量が電圧語をとってその入
   力側から出力側へ送るときの関数である無効エネルギー
   量の測定を表わすパルスを発生する工程から成ることを
   特徴とする無効エネルギーの測定方法。
9. （９）複数の選択できるメータの型のいずれか１つとし
   て前記電子デジタル式電力量計をデジタルの構成にする
   工程を含む請求項第８項記載の方法。
10. （１０）サンプリングの工程が、電流語および非遅延電
    圧語の対応する試料の積を積分し、その積分で得られた
    値が予め決めたしきい値に少なくとも等しいときにワッ
    トおよびワット時の測定に使用される実エネルギーの測
    定量を表わすパルスを発生する工程を含む請求項第８項
    記載の方法。
11. （１１）さらに、所定の間隔を選択的に代える工程を含
    み、それによって電圧語を異なる所定の間隔で前記遅延
    線に配置して前記遅延線を通る電圧語の遅れを代えて１
    つ以上のタイプの無効測定の積分をする請求項第８項記
    載の方法。
12. （１２）所定の周波数で動作し計量される電力線の相線
    に流れる電流および該相線間の電圧に比例するアナログ
    信号がサンプリングされて、電流および電圧のＡ−Ｄ変
    換器においてそれぞれサンプリングされた電流および電
    圧の瞬時量に比例する値を有する電流語および電圧語に
    変換される電子デジタル式電力量計において、 （ａ）前記電流のＡ−Ｄ変換器において電流および電圧
    の語を反復サンプリングする工程； （ｂ）前記電力線の電圧の所定サイクルに渡ってサンプ
    リングされた電圧語の和を周期的に蓄積する工程； （ｃ）得られたサンプリングされた電圧語の和を前記所
    定数のサイクルについて採取された試料の数で割って、
    前記所定数のサイクル中に採取された各試料に対する合
    成ＤＣオフセット電圧誤差を得る工程； （ｄ）サンプリングされた電圧語の和の次の周期的蓄積
    が始まるまで一定の期間後続の各電圧語の試料から得ら
    れたＤＣオフセット電圧語の誤差を差し引いて電圧Ａ−
    Ｄ変換回路によって各電圧試料に固有に導入されたＤＣ
    オフセット電圧を補償する工程； （ｅ）サンプリングされた電流語と補償された後続のサ
    ンプリングされた電圧語との積を積分する工程；および （ｆ）積分された積の量が所定のしきい値に少なくとも
    等しいとき電気エネルギーの目安を表わすパルスを発生
    する工程；からなることを特徴とする該電力量計の電圧
    Ａ−Ｄ変換回路における固有のＤＣオフセット電圧語差
    を補償する方法。
13. （１３）割り算および減算の工程が各電圧試料における
    ＤＣオフセット電圧を実質的に零に減じ、そして積分工
    程において実質的に零のＤＣオフセット電圧誤差を有す
    るように補償されサンプリングされた電圧語とサンプリ
    ングされた電流語が積分の前に掛け算され、それによっ
    てサンプリングされた電流語における全てのＤＣオフセ
    ット電圧誤差がサンプリングされた電圧語においていず
    れのＤＣオフセット電圧誤差が存在しないため零になり
    、発生工程において、電気エネルギー消費の精確な測定
    であるところのパルスを発生する請求項第１２項記載の
    方法。
14. （１４）多相配電計の相電圧からのアナログ信号がその
    大きさに比例するデジタル値に逐次変換される電子デジ
    タル電力量計において、 （ａ）それぞれの相電圧のアナログ信号が逐次変換され
    る際に、該アナログ信号のデジタル値を連続的に監視し
    て、監視される電圧相の存在又は損失を表わす論理レベ
    ル信号を発生する工程、該論理レベル信号は電圧相の損
    失の際には第１の二進状態から第２の二進状態になる工
    程；（ｂ）前記論理レベル信号が第１の状態から第２の
    状態になるときに所定の時間の間電力フェイル信号の発
    生を遅らすために、論理レベル信号に選択的に応答する
    各相電圧用遅延タイマを提供する工程；および （ｃ）遅延タイマが電力フェイル信号の発生を中断する
    前に遅延タイマの相電圧がアクティブになる場合には、
    遅延タイマの相電圧の電力サービス中断を偽電力サービ
    ス中断として検出しないことを保証するために、相電圧
    の遅延タイマを復帰させる工程； から成ることを特徴とする相電圧の損失を検出し、該損
    失を表わす電力フェイル信号を発生する方法。
15. （１５）電圧相の遅延タイマの出力を結合して少なくと
    も１つの電圧相の損失を表わす共通の電力フェイル信号
    を提供する請求項第１４項記載の方法。
16. （１６）電力サービス中断の発生の将来の標示のために
    電力フェイル信号が電子レジスタに提供される請求項第
    １５項記載の方法。
17. （１７）電力フェイル信号がディスプレイ表示器に提供
    される請求項第１５項記載の方法。
18. （１８）少なくとも１つの遅延タイマを選択的に不能化
    して該１つの遅延タイマに対する相電圧の監視を抑制す
    る工程をさらに含む請求項第１項記載の方法。
19. （１９）多相配電計の相電圧からのアナログ信号がアナ
    ログ信号の大きさに比例するデジタル値に逐次変換され
    る型式の電子デジタル式電力量計において、電力フェイ
    ル信号を発生する電力サービス中断検出手段が、 （ａ）それぞれの相電圧のアナログ信号が逐次変換され
    る際に該アナログ信号のデジタル値を連続的に監視し、
    監視される電圧相の存在又は損失を表わして電圧相の損
    失時に第１の二進状態から第２の二進状態になる論理レ
    ベル信号を発生するデコード手段； （ｂ）前記論理レベル信号が第１の状態から第２の状態
    になるとまた該論理レベル信号に選択的に応答して所定
    の時間の間電力フェイル信号の発生を遅らす各相電圧用
    遅延タイマ；および（ｃ）各相電圧と共同する遅延タイ
    マが電力フェイル信号の発生を中断する前に該共同する
    タイマの相電圧がアクティブになる場合に、該遅延タイ
    マを選択的にリセットするため、従って該遅延タイマの
    相電圧の電力サービス中断を偽電力サービス中断として
    検出しないことを保証するために論理レベル信号の状態
    に応答する手段、からなる電力フェイル信号を発生する
    電力サービス中断検出手段。
20. （２０）さらに、電圧相の遅延タイマの出力を結合して
    少なくとも１つの相電圧の損失を表わす共通の電力フェ
    イル信号を発生する手段を含む請求項第１９項記載の電
    力サービス中断検出手段。
21. （２１）使用される電力サービス中断信号を受ける電子
    レジスタを設けて該電子レジスタによって将来の表示を
    する請求項第１９項記載の電力サービス中断検出手段。
22. （２２）電力フェイル信号に応答して電力サービス中断
    を即時表示するために、ディスプレイ表示器を設けた請
    求項第２０項記載の電力サービス中断検出手段。
23. （２３）配電計に使用されるタイプであって大きな動的
    範囲に渡って変わる大きさを有する交流を計量する電子
    デジタル式電力量計において、 （ａ）入力電流信号を前記電子デジタル式電力計へ供給
    する工程； （ｂ）所定のしきい値に対する入力電流信号の大きさを
    比較して、前記電力量計の電流測定回路に加えられるス
    ケールド電流を得る工程；および （ｃ）入力電流信号の大きさが前記所定のしきい値より
    小さいときに前記スケールド電流を増し、入力電流信号
    の大きさが前記所定のしきい値より大きいときに前記ス
    ケールド電流を減少させるために、それぞれ第１および
    第２の所定の倍率によって入力電流信号の大きさを拡大
    および減少する工程、からなることを特徴とする該電力
    量計の電流測定回路が動作しなければならない全電流範
    囲を最適にするため所定の範囲について該電力量計への
    前記入力電流信号をスケーリングする方法。
24. （２４）スケーリングの工程において、入力電流を２の
    正数乗である少なくとも１つの予め決めた比率によって
    拡大および縮小させる請求項第２３項記載の方法。
25. （２５）前記少なくとも１つの予め決めた比率が１６：
    １である請求項第２４項記載の方法。
26. （２６）配電計に使用されて大きな動的範囲に渡って変
    わる大きさを有する交流を測定する型式のものであって
    、交流がＡ−Ｄ変換器における入力電流信号としてサン
    プリングされて各交流試料の大きさに比例するデジタル
    値を得る電子デジタル式電力量計において、（ａ）入力
    電流信号を前記電力量計へ提供する工程； （ｂ）入力電流信号を反復サンプリングし、サンプリン
    グした各入力電流信号のＡ−Ｄ変換を行う工程； （ｃ）各サンプリングの前に、所定のしきい値に対する
    入力電流信号の大きさを比較して、前記Ａ−Ｄ変換器に
    おいてサンプリングおよび変換されるスケールド電流を
    得る工程；および （ｄ）入力電流信号の大きさが前記所定のしきい値より
    小さいときに前記スケールド電流を増し、入力電流信号
    の大きさが前記所定のしきい値より大きいときに前記ス
    ケールド電流を減少させるために、それぞれ第１および
    第２の所定の倍率によって入力電流信号の大きさを拡大
    および縮小することによって、各入力電流試料が前記Ａ
    −Ｄ変換器において変換される前に直ちにスケーリング
    する工程；からなることを特徴とするＡ−Ｄ変換器へ加
    えられる入力電流信号の範囲を最適にするため所定の範
    囲について該電力量計への入力電流信号をスケーリング
    する方法。
27. （２７）スケーリングの工程において、入力電流を２の
    正数乗である少なくとも１つの予め決めた比率によって
    拡大および縮小される請求項第２６項記載の方法。
28. （２８）前記少なくとも１つの予め決めた比率が１６：
    １である請求項第２７項記載の方法。
29. （２９）線電流および相電圧のセンサを有してアナログ
    電流および電圧信号の試料をそれぞれ電流および電圧の
    Ａ−Ｄ変換器へ提供することによってアナログ電流およ
    び電圧信号がデジタル電流および電圧語に変換され、電
    流および電圧語を処理するデジタル信号プロセッサへ転
    送されてエネルギーの消費に比例する出力パルスを発生
    する型式の電子デジタル式電力量計において、 （ａ）前記電子デジタル式電力量計に所定の期間自己検
    査動作を行わせる自己検査エネーブル信号を発生する工
    程； （ｂ）前記自己検査エネーブル信号を前記電流センサへ
    供給してその完全性を検査させる工程； （ｃ）前記自己検査エネーブル信号に応答して、所定レ
    ベルの電圧試験信号を前記電流および電圧のＡ−Ｄ変換
    器の各々へ付加する工程； （ｄ）前記デジタル信号プロセッサにおいて、前記電流
    および電圧のＡ−Ｄ変換器からの電流および電圧のデジ
    タル語をそれぞれ処理して、前記電圧試験信号のレベル
    によって決定される電気エネルギー消費試験試料に比例
    するパルスを発生させる工程；および （ｅ）自己検査動作の期間中に、 （ｉ）いずれか１つの電流センサの完全性が電流信号を
    通さない場合には電流試験フェイル信号を発生し、 （ｉｉ）電圧Ａ−Ｄ変換器が所定の大きさの電圧語を発
    生しない場合には電圧試験フェイル信号を発生し、そし
    て （ｉｉｉ）プロセッサが予め決めた期間内に所定数のパ
    ルスを発生しない場合にはデジタル信号プロセッサ・フ
    ェイル信号を発生させる工程、からなることを特徴とす
    る電子デジタル電力量計の回路および要素を自己試験す
    る方法。
30. （３０）多相配電線からの電気エネルギーを計量する型
    式の電子電力量計において、 （ａ）時間を保つために外的に加えられた時間軸信号を
    利用する型式の電子レジスタ；および（ｂ）前記電子レ
    ジスタに前記時間軸信号を配電線の電圧相の周波数と同
    一の周波数で供給する手段であって、配電線の電圧相を
    監視し有効および無効相の電圧を監視して他の電圧相が
    無効のときに所定の有効電圧相から前記電子レジスタに
    時間軸信号を選択的かつ連続的に提供するデコード手段
    を含む時間軸信号を提供する手段からなることを特徴と
    する電子電力量計。
31. （３１）前記電子電力量計が複数の異なる被選択型式の
    メータとしてデジタル構成にするため型選択手段を含む
    デジタル・メータであり、そのいくつかが電圧相から選
    択した電圧相を計量する必要がなく、前記型選択手段が
    信号を前記デコード手段に提供して選択したメータの型
    によって決まる被選択電圧相の監視を不可能化し、従っ
    て時間軸信号を不必要な電圧相から前記電子レジスタへ
    提供するのを防ぐ請求項第３０項記載の電子電力量計。
32. （３２）さらに、前記時間軸信号に応答して少なくとも
    １つの有効電圧相の存在を示す表示器手段を含む請求項
    第３０項記載の電子電力量計。
33. （３３）多相配電線からの電気エネルギーを計量する型
    式の電子電力量計において、 （ａ）時間軸信号を提供するため電力線の電圧相の有効
    および無効の相電圧を監視する工程； （ｂ）通常は、少なくとも１つの他の電圧相が有効であ
    るときには選択した有効電圧相の１つから時間軸信号を
    提供する工程； （ｃ）前記選択した有効電圧相の１つが無効になるとき
    には所定の有効電圧相を選択して該所定の有効電圧相か
    ら時間軸信号を提供し、少なくとも１つの電圧相が有効
    である限り該時間軸信号を前記電子レジスタへ提供し続
    ける工程、からなることを特徴とする電子レジスタへ時
    間軸信号を提供する方法。