JP2000304778A - 電気エネルギーを測定するメータ - Google Patents

Abstract

(57)【要約】 【課題】 多相配電システムから供給されて負荷により
消費される電気エネルギーを計量する計量手段を有す
る、電気エネルギー測定メータを提供する。 【解決手段】 計量手段は、複数の相電圧信号の各々を
その大きさを表すディジタル値に変換する手段；前記デ
ィジタル値を監視して、前記相電圧信号の大きさが所定
の最小値より低い場合に論理レベル信号を発生する電圧
デコード手段；前記論理レベル信号に応答して、前記相
電圧信号の大きさが所定の期間にわたって所定の最小値
より低い場合に電圧フェイル信号を発生するタイマ手
段；及び外部からの作動に応答して、前記変換手段の動
作を診断試験して、試験に合格しなかった場合にはシス
テム・フェイル信号を発生する自己検査論理手段を含
む。メータは更に、前記計量手段に接続されて、負荷に
よる消費電気エネルギー量のデータを記録し且つ前記フ
ェイル信号の発生を記録する電子レジスタ手段を備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子電力量計に関
し、さらに詳しくは種々の型式の供給回路網での電気エ
ネルギー消費を監視する計器および電気エネルギーの測
定精度を改良する装置を含む計器を電子電力量計に配置
する技術およびその装置に関する。

【０００２】

【従来の技術】現在一般に使用されている配電システム
又は供給施設には異なる数種の型式があることは周知で
ある。これらのシステムは次の形で使用者の設備へ電力
を供給する： （１）４線３相Ｙ字状回路供給， （２）３線３相三角供給， （３）３線回路網， （４）４線３相三角供給， （５）３線単相供給， （６）２線単相供給。 歴史的に言えば、これらの供給施設に接続される負荷に
よる電気エネルギー消費の監視は、これらの型式の供給
施設に接続されるように特別に設計された各種型式の誘
導式電力量計によって行われてきた。計器は種々の型式
の供給施設に適切に接続されるように配置されなければ
ならない。都合の悪いことに、各基本計器の型の２つの
変位量が必要であって、主にそれらの全目盛電流定格が
異なる。現在慣用されているいわゆる自蔵電力量計は２
００アンペアの全目盛電流定格を有する。慣用されてい
る第２の型は変圧器一定格メータ（大きい電流負荷を下
げるために外部の電流変圧器と併用される）と呼ばれる
もので２０アンペアの全目盛電流定格う有する。電気機
械又は誘導式メータの歴史的進歩において、そめ自蔵お
よび変圧器一定格メータは少し異なる電力常数（円板１
回転当りのワット時）をもって巻きつけられた。従っ
て、異なる２つの型式（タイプ）のメータは線電流の検
知に使用されるメータ内の電流センサの倍率のみだけに
対して提供することができない。従って、種々の型式の
配電システム又は電気供給施設を考慮しそれに適合でき
る電力量計の必要があることがわかる。

【０００３】誘導型電力量計と共に電子レジスタが今日
慣用されている典型的に、誘導型電力量計はメータ・デ
ィスクの回転を感知してエネルギー消費に比例するパル
スをレジスタヘ送るパルス・イニシエータを含む。これ
らの電子レジスタは、典型的に使用エネルギー消費のキ
ロワットの需要電力および／または時間の測定に使用さ
れる。これらの型式の消費を表わすデータを蓄積するた
めに、一般に時間軸が必要である。この時間軸は、キロ
ワットの需要電力の計算のために典型的に５，１５，３
０又は６０分の間隔記時，および使用メータに合せて時
間および日付の情報を保存するために使用される。

【０００４】電子レジスタが誘導型メータと共に使用さ
れるときは常に、一般に１相の電圧をレジスタに供給し
て、レジスタを動作させる電力と時間軸用線周波数を供
給する。その特定の相電圧が失敗すると、レジスタの動
作は停止する。しかしながら、多相誘導型メータでは、
２つまで他の相電圧をメータに供給することができる。
６０Ｈｚの時間軸をレジスタに供給する相電圧が失敗す
ると、メータ・ディスクは他の２つの有効相のために回
転を継続できるが、電子レジスタは入力されても通常は
動作しない。従って、メータの電圧入力でいずれか１つ
の相電圧が有効の場合には電子レジスタに線周波数時間
軸を提供できる要求があることがわかる。

【０００５】誘導型メータに対して、特に変圧器一定格
型の場合には、メータ電位入力側に電位又は電圧の存在
を示す「ポット・ランプ（ｐｏｔ ｌａｍｐｓ）」を設
けることが長い間の慣用手段であった。典型的に、これ
らのポット・ランプは各メータの電圧コイルの２次巻線
から付勢されて、磁束がメータ・ディスクに放出されて
いることを表示する。これらのポット・ランプはメータ
の入力側における相電圧の各々の存在を示すためにも使
用される。初期の電力量計におけるこれらのポット・ラ
ンプは最初白熱電球であった。そしてさらに最近ではこ
れらのメータは発光ダイオードを利用している。これら
の装置はそれぞれかなりの電力を消費し、寿命が短く、
光を放射して高周囲光状態下で見ることが困難である。
検針員は典型的に月毎の読み取りで各ポット・ランプの
検査およびランプが動作していない場合の問題点を報告
することを要求されている。従って、検針員や他の若干
の知識のある人がメータ入力側の電圧の損失時にいない
限り問題点を確認することはできないことがわかる。こ
のような状況において、誘導型メータの欠点の大部分を
解決しながら誘導型電力量計に少なくとも匹敵するレベ
ルに低下した電子メータにおける電圧回路の完全性を保
証する必要があることがわかる。

【０００６】電気の計量において、電気事業会社は歴史
的に合計のキロワット時（実電圧電流）の外に、力率，
ＫＶＡ又は無効電圧電流を測定することが望ましいこと
を見出した。無効電圧電流の測定は典型的に従来のキロ
ワット−時メータと共に第２のメータを使用することに
よって行われてきた。無効電圧電流および実電圧電流か
ら、力率およびＫＶＡのような量を計算することができ
る。無効電圧電流を測定するこの第２のメータは、合切
には電圧回路において移相変圧器に接続された電力量計
である。９０度の電圧位相はバール（Ｖａｒｓ（無効電
力の単位）と呼ぶ測定値をもたらす。Ｑは実際には無効
測定値であって、６０度の移相はメータにおける多相回
路へのメータ電圧接続を交さ整相することによって容易
に達成できることから導き出されている。従ってバール
の測定に必要な移相変圧器の必要性を排除できる。これ
ら無効測定をするための第２のメータを設けることはコ
スト的に高くつくことになる。従って、外部の移相変圧
器や特別の接続をする必要がなく、キロワット時および
無効電圧電流を測定でさる単一メータを提供する必要が
あることがわかる。

【０００７】電気計量に関する詳細な記載、特に種々の
電気供給施設および配電システム，さらにキロワット
時，バール時およびＱ・時の計量に利用される各種メー
タに関する詳細な情報は次の刊行物が参考になる：ｔｈ
ｅ Ｈａｎｄｂｏｏｋ ｆｏｒＥｌｅｃｔｒｉｃｉｔ
ｙ，Ｅｉｇｈｔｈ Ｅｄｉｔｉｏｎ，ｐｕｂｌｉｓｈｅ
ｄ ｂｙ ｔｈｅ Ｅｄｉｓｏｎ Ｅｌｅｃｔｒｉｃ
Ｉｎｓｉｔｕｔｅ．

【０００８】

【発明が解決しようとする課題】電気事業会社は、製造
業者から購入する計量装置に極めて高い水準の信頼性を
期待するようになってきた。特に電子計量装置におい
て、装置の部品が良好であるか又は複雑或いは時間のか
かる試験操作を行う又は設備から装置を取外す必要なく
破損したかを語れることが重要である。従って、複雑又
は長い試験操作を伴うことなく、かつ装置を供給設備か
ら取外す必要がなく、電子メータにおける主要素又は回
路の適当な操作を迅速かつ容易にできる必要があること
がわかる。さらに、余分な回路に伴う複雑性の増加のた
めにメータ装置の信頼性を実質的に下げない低コスト解
決法でこの信頼性および試験性能を達成する必要があ
る。

【０００９】電子メータはアナログ増幅器、例えばＡ−
Ｄ変換器およびＣ−Ｖ変換器並びに電力の測定における
不正確に寄与する全メータにおけるＤＣオフセット電圧
を導入する他の型式の回路および構成部分に使用される
アナログ増幅器を使用する。例えば、典型的なＤＣオフ
セット誤差電圧は典型的に１ミリボルト，又はＣＭＯＳ
法から構成される完全電圧量計の低コスト単一チップ集
積回路において最悪の場合に３０ミリボルトである。前
記型式の高性能単一チップ増幅器におけるこのＤＣオフ
セットを削除する技術が開発されているが、それらの技
術は本発明の意図するような電子メータに必要な多くの
増幅器には適当でないと考えられている。電子メータを
校正するときにＤＣオフセットの作用を調整する電子メ
ータに適当な校正手段を組み込むことができる。しかし
ながら、これらのオフセットは時間と共に変動する。そ
して温度変化に伴いさらに著しく変動して、電子メータ
の精度を変化させる。時間および温度とメータ精度との
関係は共に電気設備においては重要であって国の標準規
格に限度を明記している。従って、電子メータにおける
ＤＣオフセットの蓄積を補償すると共に電子メータの寿
命の間に起こりうるＤＣオフセットの全ての変化を修正
する手段を提供することが望ましいことがわかる。

【００１０】本発明は動作性能の優れた電子電力量計を
提供することを目的としている。

【００１１】さらに本発明は、複数の異なる電気供給施
設の１つに流れる電気エネルギーをデジタル式に測定で
きる電子電力量計を提供することを目的としている。

【００１２】さらに本発明の目的は、メータヘの電圧ポ
テンシアル入力信号を監視して、メータへの１つ以上の
ポテンシアル電圧入力信号の欠陥を表わす出力信号を電
子レジスタヘ供給する電子電力量計を提供することにあ
る。

【００１３】特に、本発明は、電子電力量計内の臨界
（危険）回路をテストする手動開始自己検査能を有し
て、メータの故障を示す出力信号を種々の表示器および
電子レジスタへ供給する電子電力量計を提供することに
ある。

【００１４】

【課題を解決するための手段】１つの特徴において、本
発明は、２線又は３線の単相供給施設や回路、或いは電
気設備によって一般に提供されるような３線又は４線の
多相供給施設や回路における電気エネルギーをデジタル
式に測定できる電子電力量計を提供する。該電子電力量
計（メータ）は単相又は多相の電力線系統に接続される
構成になっている。各相における個々の線電流からの信
号を供給するために電流マルチプレクサが利用され、各
相の個々の線電圧を結合するために電圧マルチプレクサ
が使用される。各相（電流および電圧）がそれぞれのマ
ルチプレクサによってサンプリングされる際に、それぞ
れのマルチプレクサからの電流および電圧のアナログ出
力信号は対応するＡ−Ｄ変換器へ供給されて多重送信さ
れた各アナログ信号が等価のデジタル信号に変換され
る。それぞれのマルチプレクサからの電圧および電流の
出力信号は実際にそれぞれのＡ−Ｄ変換器において変換
できる電圧および電流のサンプル（以下の説明では、
「試料」とも呼ぶ）である。各アナログサンプルはＡ−
ＤＦ変換器のレジスタにおいてデジタル値に変換され、
それはマイクロコンピュータのようなデジタル信号プロ
セッサヘ転送される。これらのデジタルサンプルはそれ
ぞれ電流と電圧を代表するものであって、デジタル信号
プロセッサにおいて掛け算をされて時間について積分し
てエネルギーの測定値となる。

【００１５】精密な時間軸は電子電力量計に維持され
る，そして電圧と電流のＡ−Ｄ変換を行うべく電流およ
び電圧のマルチプレクサ（多重送信システム）を介して
相電圧および線電流の入力信号並びにサンプル時間の多
重送信をするために種々の記時信号の発生に利用され
る。前記の配電系又は供給施設におけるエネルギーの測
定に適した構成の電子電力量計にするため計器の型式
（タイプ）の選択デコーダが利用される。その選択デコ
ーダからの出力信号は多重制御器へ送られる，そしてそ
の多重制御器はその信号を解読して適当な整相のクロッ
ク信号を電圧マルチプレクサヘ供給し、従ってメータへ
の各種の相電圧入力のサンプリングの時間を制御する。
各種の相電圧入力信号がサンプル採取される順序は計量
される供給施設の型式に合せた電子電力量計の構成に直
接依存する。

【００１６】それぞれの電流および電圧サンプル（試
料）がデジタル等値へ変換される際に、それはデジタル
信号プロセッサへ転送され、そこでそれらのサンプル
（試料）はそれぞれの電流および電圧レジスタに記憶さ
れる。各変換の終わりに、デジタル信号プロセッサはそ
れらのサンプル（試料）を一緒に掛け算して時間電力の
測定値を得る，そしてその値は前の測定値と合計して該
プロセッサに累積される。それらの積の累積値はデジタ
ル信号プロセッサに記憶されているしきい値又は定数と
比較する。積の累積値が所定のしきい値と等しいとき
は、デジタル信号プロセッサはワット時を表わすパルス
を電子レジスタヘ出力する。そのワット時の信号が電子
レジスタヘ送られると、しきい値が累積値から差し引か
れる。

【００１７】また、電子電力量計は信号をデジタル信号
プロセッサに送って該プロセッサにバール又はＱを計算
するかを通知する。電子電力量計がバール・メータ又は
Ｑメータとして機能するかに依存して、デジタル信号プ
ロセッサはそのワット時の計算後にサブルーチンに入
り、バール値又はＱ値を計算してこれらの値に比例する
パルスをレジスタへ出力する。パールおよびＱに対する
しきい値もメータの構成型式（タイプ）に依存してデジ
タル信号プロセッサによって自動的に設定される。

【００１８】別の特徴では、電子電力量計は、最小信号
レベルが供給される入力電流の広い範囲に渡って大きい
信号レベルに匹敵するように測定される入力電流信号を
スケーリングする自動範囲切換の特徴を提供する。従っ
て、電流測定回路が動作しなければならない全範囲が縮
小される。電流の各Ａ−Ｄ変換の開始時に、電流の大き
さが特定の範囲を越えるか又は越えないかを試験する。
電流大ささに依存して、範囲選択の特徴が低電流又は高
電流範囲に切換える。次にＡ−Ｄ変換器がその電流をデ
ジタル値に変換してデジタル信号プロセッサヘ転送す
る。高／低範囲選択の状態が範囲選択記憶装置に記憶さ
れる，そしてそれは、デジタル信号プロセッサがどの範
囲でサンプルを採ったかを識別でさるように信号をデジ
タル化電流サンプル（試料）と共にデジタル信号プロセ
ッサへ供給する。この情報を供給されたデジタル信号プ
ロセッサは次に１つのスケールで採取されたサンプル
（試料）を別のスケールに変換して電力測定値の導出に
用いるために電流量を組み合せる。

【００１９】本発明の別の特徴において、電子電力量計
はメータへの相電圧入力の全てを連続的に監視する。こ
れらの相電圧は６０ヘルツの記時信号を電子レジスタ用
時間軸として該レジスタに連続的に供給する相電圧デコ
ーダで常に監視されている。その相電圧デコーダは、い
ずれも１つの相電圧が存在する限り６０ヘルツの時間実
信号が電子レジスタへ連続的に供給されることを保証す
る。すなわち、多相系における２つの電圧が欠けても、
時間軸信号がなお電子レジスタへ供給される。本発明の
別の特徴に従って、タイマが電子電力量系においてメー
タに供給される各電圧相入力信号と共同する。これらの
タイマは相電圧の各々と同期されるタイミング・クロッ
ク信号によって駆動される。各タイマは所定の遅延期間
の終わりにパルスを出力する。各Ａ−Ｄ電圧変換サンプ
ルの終わりに、電圧デコーダが変換された電圧の大きさ
が所定最低値にあるか否かを見る試験をする。サンプル
採取した入力相電圧が所定の値にあるか又はそれ以上の
場合には、その相に対するそれぞれのタイマがリセット
され、従ってそのタイマは停止しない。しかしながら、
試験時に試験した相電圧が存在しない又は所定値以下の
場合には、その各相に対するタイマがパルスを出力し、
そしてそのパルスは電子レジスタヘ転送されてレジスタ
にその特定の相がメータにおいて失敗したことを示す。

【００２０】本発明の別の特徴において、電子電力量計
は該メータを構成する臨界回路の動作を試験する方法を
組み入れている。これら回路の試験は手動で開始され
る。デジタル信号プロセッサの電圧Ａ−Ｄ変換器および
電流Ａ−Ｄ変換器は、既知の一定入力を付加してデジタ
ル信号プロセッサからのワット時出カバルスを監視する
ことによって及第動作が試験される。これらの出力信号
が所定の時間窓内に受信されないと、本発明のメータは
ＤＳＰ試験フェイル（落第）信号を発生する，その信号
は次に電子レジスタへ供給されて表示されるか、又は表
示器に供給されてデジタル信号プロセッサの故障を表示
する。さらに、線電流入力センサの各々を試験する手段
が設けられている。電流試験フェイル信号が発生されて
電子レジスタおよび表示器に送られて電流感知装置の１
つが故障であったことを示す。さらに、本発明にはＤＳ
Ｐフェイル信号、電流試験フェイル信号および前記電圧
フェイル信号を組み合せて、システム・フェイル信号を
発生しそれを外部表示器又は電子レジスタへ送ってシス
テムの故障を表示する手段が設けられている。

【００２１】本発明の一実施態様では、負荷と多相配電
システムとの間に接続されていて、配電システムによっ
て供給されて負荷によって消費される電気エネルギーを
計量する計量手段を有する、電気エネルギーを測定する
メータにおいて、前記計量手段が、（１）配電システム
によって供給される複数の相電圧信号に応答して、これ
らの相電圧信号の各々をその大きさを表すそれぞれのデ
ィジタル値に変換する手段；（２）前記変換手段に応答
して、前記ディジタル値を監視して、前記相電圧信号の
いずれかの大きさが所定の最小値より低い場合に論理レ
ベル信号を発生する電圧デコード手段；（３）前記論理
レベル信号に応答して、前記相電圧信号のいずれかの大
きさが所定の期間にわたって所定の最小値より低い場合
に電圧フェイル信号を発生するタイマ手段；および
（４）外部からの当該メータに対する作動に応答して、
前記変換手段の動作を診断試験して、前記変換手段が診
断試験に合格しなかった場合にはシステム・フェイル信
号を発生する自己検査論理手段を含み、当該メータがさ
らに、前記計量手段に動作上接続されていて、負荷によ
って消費された電気エネルギーの量に基づいたデータを
記録し、且つ前記電圧フェイル信号およびシステム・フ
ェイル信号の発生を記録する電子レジスタ手段を備えて
いることを特徴とする。

【００２２】また別の実施態様では、負荷と多相配電シ
ステムとの間に接続されていて、配電システムによって
供給されて負荷によって消費される電気エネルギーを計
量する計量手段を有する、電気エネルギーを測定するメ
ータにおいて、前記計量手段が、（１）多相配電システ
ムのいずれかの相が所定の期間にわたって損失を生じて
いる場合に電力フェイル信号を発生する手段；および
（２）外部からの当該メータに対する作動に応答して、
前記電力フェイル信号発生手段の動作を診断試験して、
前記電力フェイル信号発生手段が診断試験に合格しなか
った場合にシステム・フェイル信号を発生する自己検査
論理手段を含み、当該メータが、前記計量手段に動作上
接続されていて、負荷によって消費された電気エネルギ
ーの量に基づいたデータを記録し、且つ前記電力フェイ
ル信号およびシステム・フェイル信号の発生を記録する
電子レジスタ手段を備えていることを特徴とする。

【００２３】本発明の以上および他の目的，特徴並びに
利点は添付図面と共に次の説明から明らかになるであろ
う。

【００２４】

【発明の実施の形態】第１図には、本発明による電子電
力量計１０の主ブロック図が示されている。電力量計１
０は配電供給設備又はネットワークヘ接続され、相電圧
入力および線電流入力を受ける。そしてそれらの入力は
計数および隔離された後、電圧および線電流入力を対応
するディジタル出力後に変換するために２つの電圧およ
び電流Ａ−Ｄ変換器１２の入力端子へ供給され、さらに
そのディジタル出力後はディジタル信号プロセッサ（Ｄ
ＳＰ）１４へ送られる。クロック発振器１６は精密発振
器から複数のタイミングパルスを発生し、それらのタイ
ミングパルスを電力量計の種々のブロックへ供給して計
器およびプロセッサ１４の動作を制御する。種々のタイ
ミング信号をＡ−Ｄ変換器１２およびディジタル信号プ
ロセッサ１４へ送って、それらの動作を電力量計が接続
される特定の型式の電力供給回路網に対応する選択論理
回路１８によって選択された電力量計の機器構成に従っ
て制御するために計器の型式（タイプ）の選択論理回路
が利用される。また、計器の型選択論理回路１８は制御
信号をＡ−Ｄ変換器１２の出力と共に計器型自己検査論
理回路２０へ供給して、計器内に発生する種々の動作条
件を代表するフェイル試験信号を選択的に発生させる。
これらのフェイル試験信号は、計器の状態や使用記録器
の時間を即時に示す複数の表示器２４及び即時記録器の
ような電子記録器２２にも供給される。その電子記録器
は、これらのフェィル試験信号を監視し、それらの信号
の事情を、例えば電力量計の状態の分析に読取り者によ
って用いられる液晶表示盤上に表示するプログラムを作
る。Ａ−Ｄ変換器１２は相電圧および線電流に比例する
ディジタル後又は信号を計器自己検査論理回路２０を入
力端子および自動範囲切換器２６へ供給する。自己検査
論理回路２０は相電圧入力に比例する信号を監視して、
電圧センサおよび電圧を電圧Ａ−Ｄ変換器の入力端子へ
供給する隔離回路網の状態を連続的に検査する。自動範
囲切換器２６は、Ａ−Ｄ変換器への線電流入力に比例す
る信号を連続的に監視する。そして入力電流を各Ａ−Ｄ
変換期間がディジタル信号プロセッサ１４に信号を送
り、それに入力電流の選択範囲を知らせる。

【００２５】ディジタル信号プロセッサ１４はクロック
発生器１６からのリセット又はスタート信号に対応して
Ａ−Ｄ変換器１２の出力を周期的に読み取る。Ａ−Ｄ変
換器の出力は入力相電圧および線電流の各Ａ−Ｄ変換サ
ンプルの終端でプロセッサ１４によって読み取られる。
従って、プロセッサ１４に供給された試料（サンプル）
は計器（電力量計）に供給された瞬間電圧および電流の
値を代表する信号である。これらの電圧および電流試料
（サンプル）はプロセッサ１４において周期的に乗算さ
れ、一定の時間に渡って積分されて、ＷＨ出力パルスお
よぴＶＡＲ／Ｑ出力パルスと呼ばれる出力パルスを発生
して電子記録器２２へ送る。ＷＨ出力パルス又はＶＡＲ
／Ｑ出力パルスは各時間に発生されるから、その積分値
は適当な計算で規定の限界水準を得る（すなわち、ＷＨ
およびＶａｒ／Ｑ）。計器型選択論理回路１８によって
選択された種々の計器の型の各々に対する定数としてデ
ィジタル信号プロッセサに記憶されるしきい値がある。
本実施態様において、後述のように論理回路１８によっ
て選択することがでさる６種類の異なる計器がある。Ｗ
Ｈ出力信号およびＶＡＲ／Ｑ出力信号の記録器２２に対
する割合は論理回路１８によって選択される特定の計器
に対するしきい値によって決定される。ＷＨおよびＶＡ
Ｒ／Ｑの出力パルスの発生方法の詳細は後述する。

【００２６】第２図を参照すると、本発明の操作順序を
制御する基本タイミング信号が図示のクロック発生器１
６によって発生される。クロック発生器１６はＭＣＬＫ
で示した４．９７ＭＨｚの信号をディジタル信号プロセ
ッサ（ＤＳＰ）１４とＡ−Ｄクロック発生器３０へ供給
する高精度発振器２８からなる。クロック発生器３０は
４．９７ＭＨｚのクロック信号を割り算してＡＤＣＬＫ
で示した２０７ＫＨｚの信号にする。ＡＤＣＬＫ信号は
計器のＡ−Ｄ変換器および範囲切換器へ供給されて後述
のようにそれらの動作を制御する。ＡＤＣＬＫ信号は、
ＦＣＣＬＫ，ＲＥＳＥＴ，Ｖ試料（サンプル）およびＩ
試料（サンプル）で示した複数の出力タイミング信号を
発生する時間軸発生器３２へも供給される。これらの信
号のタイミング関係はＡＤＣＬＫ信号と共に後述の本発
明の詳細な操作の説明の項で説明する。

【００２７】第２図は、本発明の電子電力量計に使用さ
れる複数の電圧基準値を発生する精密電圧基準器３４も
示す。これらの基準値が供給される方法は後で第３図を
参照し本発明の詳細な操作説明の項で説明する。

【００２８】第３図は本発明の電子電力量計の詳細な論
理線図である。本発明の詳細な操作説明の前に、最初に
その電力量計を構成する種々の論理素子および回路の基
本的機能および目的を説明するのが有利であると考えら
れる。

【００２９】第３図の電子電力量計は、多相配電供給設
備からの３つの相電圧入力（相１〜相３）を個々の相電
圧入力と協同する電圧スケーリングおよび隔離回路３６
に受け入れるように示されている。電圧スケーリングお
よび隔離回路３６は電力線から電気的隔離（絶縁）をす
ると共に種々の線電圧を下げる、例えば１２０〜４８０
ボルトから電圧マルチプレクサ（ＶＭＵＸ）３８への入
口用の約１．６ボルトに下げる．ＶＳＡ〜ＶＳＣで示し
た電圧入力はＶＭＵＸ３８によって多重系にされて、多
重化出力信号を自己検査可能スイッチ（ＳＷ４０）へ供
給する。ＶＭＵＸ３８によるＶＳＡ〜ＶＳＣ信号の多重
化は、マルチプレクサ制御器（ＭＵＸ制御器４２）から
ＶＭＵＸ３８へ供給される３つのクロックパルスＶＡＣ
ＬＭ，ＶＢＬＫ，ＶＣＣＬＫの計時によって制御され
る。ＶＭＵＸ３８がこれら後者のクロック信号によって
制御される方法は後述する。 それらの多重電圧
信号はＳＷ４０を経て電圧Ａ−Ｄ変換器１２’の入力端
子へ供給される。電圧相信号ＶＳＡ〜ＶＳＣの各々は、
ＶＭＵＸ３８およびＳＷ４０を通過する際に、Ａ−Ｄ変
換器１２’に供給されたＶ試料（サンプル）信号によっ
て制御されるサンプル期間中に変換されて、変換器１
２’の出力端子におけるビットＤＶＯ−ＤＶＮとして示
したデジタル値の形でディジタル出力信号を発生する。
そのＡ−Ｄ変換器１２’からの出力デジタル値は１つの
入力として直接ディジタル信号プロッセサ１４（ＤＳ
Ｐ）および電圧イン・デコード回路４４へ供給される。

【００３０】電圧イン・デコード４４はＡ−Ｄ変換器１
２’の出力端子における各ディジタル電圧試料（サンプ
ル）を連続的に監視する。ＤＶＯ−ＤＶＮで示されるデ
ジタル値の大きさが所定の大ささ又はしきい値以上であ
る限り、デコード４４からの出力信号ＶＩＩＮは電圧お
よび線周波数試験回路２０”の入力端子において二進法
の１の状態のままである。回路２０”は第１図について
前述した計器自己検査論理回路２０の一部を形成する。

【００３１】第３図は左下隅を参照すると、そこには３
つの線電流（線路１〜線路３）が３つの電流スケーリン
グおよび隔離回路４６に供給されていることが示されて
いる。望ましい実施態様における電流スケーリングおよ
び隔離回路４６の各々は電力線から電気的隔離をすると
共に線電流を電流マルチプレクサ（ＩＭＵＸ）４８への
入力用の最高約２ミリアンペアに下げる。スケーリング
回路４６への典型的な入力電流は自己内蔵計器に２００
アンペアまでそして変圧器定格計器に２０アンペアまで
にできる。自己試験論理回路２０’へ３つの電流試験信
号ＩＴＡ−ＩＴＣが供給される。自己検査動作中、これ
らの信号は電流スケーリングおよび隔離回路４６のいず
れかの故障を検査するために監視される。

【００３２】出力電流信号ＩＳＡ〜ＩＳＣはＩＭＵＸ４
８の入力端子へ供給されて、それらを通して電流相クロ
ック５０からの３つのクロック信号ＩＡＣＬＫ，ＩＢＣ
ＬＫ，ＩＣＣＬＫによってＶＭＵＸ３８と同じ方法で多
重化される。その電流相クロック５０は時間軸発生器３
２からのＩ（電流）試料（サンプル）信号によって計時
されて、クロック信号ＩＡＣＬＫ〜ＩＣＣＬＫを適当に
巡回させＩＭＵＸ４８を介してＩＳＡ〜ＩＳＣ信号の多
重化を制御して、多重化入力信号ＩＩＮを切換利得制御
回路５２の入力側へ供給する。切換利得制御回路５２は
自動範囲切換器２６の一部分からなり、拡大又は縮小し
たＩＩＮ電流信号を電流−電圧変換器５４の入力側へ供
給する。切換利得制御回路６２からの電流信号は、電流
−電圧変換器５４においてＩＩＮの大きさに比例する電
圧信号に変換される。この比例電圧信号は利得調整器お
よび自己検査電圧試験スイッチ５８を介して電流Ａ−Ｄ
変換器１２”へ直接送られる。

【００３３】利得調整器５６の出力は入力電流ＩＩＮに
比例する電圧であってＩＯＵＴで示す。このＩＯＵＴ信
号は１つの入力として範囲切換器６０へ供給されると共
に前述の自動範囲切換器２６の一部分を形成する。範囲
切換器６０は時間軸発生器３２からＩ試料（サンプル）
およぴＡＤＣＬＫクロック信号を受け、ＩＯＵＴ信号を
監視して、制御信号ＥＮ１６をＤＳＰ１４とスイッチ利
得制御回路５２へ供給する。範囲利得回路６０の詳細は
後述する。しかしながら、ここではその回路６０はＩＯ
ＵＴ信号の大きさを連続的に監視すること、そしてその
信号の大きさが変化する際にＥＮ１６の制御信号が切換
利得制御回路５２に入力電流ＩＩＮを電流−電圧変換器
５４への入力に適当な水準にスケーリングさせることを
言えば十分である。前述のように、このスケーリングの
目的は、入力電流ＩＩＮの小信号水準をより大さな信号
に匹敵するように適当に拡大し、従って電流Ａ−Ｄ変換
器１２”が動作しなければならない全範囲を低減させる
ことである。範囲切換器６０からのＥＮ１６信号は二進
法の０と１の間を切り換わる二進信号である。この信号
はＤＳＰ１４によって監視されて、ワット時およびＶａ
ｒ／Ｑ時の値を計算するときに適当な計算をさせるため
にそのＤＳＰによって入力電流ＩＩＮにどのスケーリン
グが適用されるかを知るのに利用される。

【００３４】また、電流Ａ−Ｄ変換器１２”は、電圧Ａ
−Ｄ変換器１２’ｕ類似の入力信号および乗算した入力
電流信号ＩＳＡ〜ＩＳＣに比例する試料（サンプル）信
号を受けて、その出力端子にアナログ信号のそれぞれの
大きさに対応するデジタル値を提供する。これらのデジ
タル値は複数の線路でＤＳＰ１４の入力側へＤＩＯ−Ｄ
ＩＮ信号として提供される。前述のように、ＤＳＰ１４
はそれぞれのディジタル電圧および電流試料（サンプ
ル）を一緒に乗算して各サンプルの時に即時の電力を得
る働きをする。各ディジタル・サンプルＤＶＯ−ＤＶＮ
およびＤＩＯ−ＤＩＮは、時間軸発生器３２からのＲＥ
ＳＥＴ信号の発生時にＤＳＰ１４に計時される。

【００３５】発振器２８からのＭＣＬＫ高周波信号も基
本主記時機構としてＤＳＰ１４の入力端子へ供給され
る。ＭＣＬＫは、ＤＳＰ１４を電力量計の残りのものに
比較して極めて高周波数で動作させる。この高周波記時
はＤＳＰに後述の如くアナログ−デジタル・サンプル間
の膨大の量のデータを処理させる。

【００３６】さらに第３図を参照すると、第１図につい
て前述した計器型選択論理回路１８が型選択器６２、型
選択デコーダ６４、限界デコーダ６６および前記ＭＵＸ
制御回路４２からなることが示されている。前述のよう
に、電力量計が監視される特定の型の供給設備の適当な
相電圧および線電流に接続されているとき、本発明の電
力量計は２又は３線の単相回路又は３又は４線の多相回
路におけるエネルギーの測定に適合さすことができる。
本発明の電力量計が前記６つの異なる回路から電気エネ
ルギーを計量するのに適した方法を次の第１表を参照し
て示す。

【００３７】

【表１】

【００３８】第１表は４つの二進ビット、すわなちビッ
ト０，ビット１，ビット２およびビット３の状態を示
す。これらのビットは第３図の型選択回路６２の出力端
子に示したビット０〜３に対応する。第３図に示すよう
に、型選択回路６２は、種々の端子結線を横断するジャ
ンパを単に接続することによって型選択デコーダ６４へ
の入力に対する種々の二進ビット配置をセットするため
にジャンプできる４組の端子結線を含む。例えば、ジャ
ンパがビット３に対して示したような特定の組のジャン
パ端子を横断して接続されるとき、ビット３は二進法の
１と考えられる。これらに対してジャンパが存在しない
場合にはビットは二進法の０になる。第１表からわかる
ように、用途によって６つの異なる型の計器を定義する
ために３つの二進ビット０〜２を採る。さらに、第１表
に下側に示すように特定の計器（電力量計）が自己内蔵
型であるか又は変圧器定格型であるかを定義するために
第４のビット３が必要である。計器の型を特定の用途
（すなわち供給設備）に合わせるには、所望の構成を得
るべく型選択回路６２において適当なジャンパを接続す
る必要があるだけである。例えば、第１図に示すよう
に、計器を４線３相Ｙ型回路の供給設備用の１型として
構成させる場合には、ビット０はジャンパをその２つの
端子に接続させ、ビット１−２は開放のままにする。さ
らに、この１型の計器が自己内蔵型である場合には、ビ
ット３の端子接続は同様に開放のままにする。型選択回
路６２における型選択ジャンパに関して第１表を見るこ
とによって、他の種々の計器の型２〜６の選択方法がわ
かる。

【００３９】型選択器６２のビット３によってセットさ
れる際に自己内蔵計器と変圧器定格計器とを区別できる
要件は前記誘導型ワット時メータの展開から生じ、変圧
器定格計器は一般に２０アンペアの全目盛から２．５ア
ンペアの試験電流においてある設計速度で動作する。そ
して自己内蔵計器は２００アンペアの全目盛から３０ア
ンペアの試験電流で同一速度で動作する。本発明におけ
る電子電力量計は、理想的にＤＳＰ１４からワット時の
出力パルスを同じ誘導電力量計ディスクの速度の１２倍
の速度で提供することによって現存する誘導型電力量計
と厳密に競争するように設計されている。従って、ＤＳ
Ｐは自己内蔵計器と変圧器定格計器とを区別できるため
に、供給される特定の入力電流に適当な速度で電力入力
パルスを発生すべくＤＳＰ１４に適当なしきい値を得る
ためにその計器に供給される入力電流の大きさを通知し
なければならないことがわかる。ＤＳＰ１４が変圧器定
格計器と自己内蔵計器とを区別する方法は後述する。

【００４０】さらに、第３図を参照すると、ビット０〜
３は型選択デコーダ６４へ供給され、そこで４つの２進
型選択出力ビットＴＳＢ０〜ＴＳＢ３に符号解読され
る。型選択デコーダ６４は、ＶＭＵＸ３８へクロック信
号ＶＡＣＬＫ−ＶＣＣＬＫを適当に発生さすべく符号解
読するためにビット０〜３を符号解読して適当な型の選
択ビットＴＳＢ０〜ＴＳＢ２をＭＵ Ｘ制御回路４２へ
提供する。

【００４１】ＭＵＸ制御回路４２は相電流クロック５０
から電流クロック信号ＩＡＣＬＫ〜ＩＣＣＬＫも受け
る。ＭＵＸ制御回路４２は、ＴＳＢ０〜ＴＳＢ２信号の
符号解読と共にこれら後者の信号を利用してＶＭＵＸ３
８へ供給されるＶＡＣＬＫ〜ＶＣＣＬＫ信号の発生順序
を制御する。ＭＵＸ制御回路４２はＴＳＢ０〜ＴＳＢ２
信号も符号解読して電圧および線周波数試験回路２０”
への入力として供給される２つの信号ＥＮＢとＥＮＣを
発生する。さらに、計器の構成の型に依存して、ＭＵＸ
制御回路４２は２つの信号による割り算値（÷２）をＤ
ＳＰ１４へ供給する。

【００４２】さらに、第３図に示すように、ＴＳＢ３信
号を含むＴＳＢ０〜ＴＳＢ２信号は入力としてしきい値
デコード論理回路６６へも供給される。この論理回路は
それらの入力ビットを符号解読して、ＤＳＰ１４への入
力として供給される３つのしきい値確認ビットＴＨ０，
ＴＨｌおよびＴＨ２を発生する。後述のように、ＤＳＰ
１４はこれらのビットを符号解読して、配置された特定
の型の計器にどのしきい値を利用するかの決定をする。
さらに、しきい値デコード論理回路６６は、ビットＴＳ
Ｂ０〜ＴＳＢ２の符号を解読して、２つの信号ＥＮＩＢ
とＥＮＩＣを電流およびＤＳＰ自己試験論理回路２０”
へ供給して、その論理回路に試験される計器構成の型に
利用される電流入力を知らせる。

【００４３】第３図の自己検査スイッチ６８を見ると、
自己検査スイッチ６８は押ボタンスイッチであって、自
己検査可能論理回路７０へ接地信号を付加するために、
例えば検針員や検査員によって手動で作動される。自己
検査スイッチ６８が閉じているとき、時間軸発生器から
のＦＣＣＬＫクロック信号は自己検査可能論理回路７０
にＳＥＬＦＣＨＫＥＮで示した自己検査可能出力信号を
発生させる。前述のように本発明の電力量計はその内部
の各種臨界回路の動作を自己検査することができる。従
って、そのＳＥＬＦＣＨＫＥＮ信号が発生されると、そ
の信号は電流およびＤＳＰ自己試験論理回路２０’，Ａ
−Ｄ変換器試験スイッチ５８，Ａ−Ｄ変換器試験スイッ
チ４０，隔離回路４６およびしきい値デコード論理回路
６６へ供給される。

【００４４】電流およびＤＳＰ自己試験論理回路２０’
は電流試験信号ＩＴＡ〜ＩＴＣの状態を監視する論理回
路を含む。自己検査期間中、すなわちＳＥＬＦＣＨＫＥ
Ｎが高く、ＩＴＡ〜ＩＴＣ信号のいずれか１つが高くな
る（二進法の１になる）と、電流スケーリングおよび隔
離回路４６の１つが故障していることを示すＩＶＣ試験
信号が発生される。このＩＶＣ試験信号は１つの入力と
して第３図の最上部の電圧および線周波数試験論理回路
２０”へ供給されて、そこでＤＳＰ試験およびＶＩＯＵ
Ｔ信号と組み合せて電圧および線周波数試験論理回路２
０”の出力端子からＳＹＳＴＥＭ ＦＡＩＬ信号を発生
する。

【００４５】電流およびＤＳＰ自己検査論理回路２０’
に再び戻ると、その論理回路からの別の出力信号はＤＳ
Ｐ試験信号であって、それはまた電圧および線周波数試
験論理回路２０”へ供給されることがわかる。また、こ
の信号は自己検査可能期間中にＤＳＰ１４の出力側から
試験論理回路２０’へ供給されるＷＨ ＯＵＴ信号に応
答して発生される。ＤＳＰ自己試験論理回路２０’はＤ
ＳＰ１４から第１のＷＨ ＯＵＴパルスを受けると計数
し始める計時計数器を含む。このタイマはＳＥＬＦＣＨ
ＫＥＮ信号の期間中計数し始めることができる。ＤＳＰ
１４がそのタイマの休止前に特定の窓期間内に第２のＷ
Ｈ ＯＵＴ信号を発生しなかった場合には、ＤＳＰ１４
が故障信号を発生したことを示すＤＳＰ試験信号を発生
する。

【００４６】前述のように、ＤＳＰ試験信号は電圧およ
び線周波数試験論理回路２０”においてＩＶＣ験および
ＶＴＯＵＴ信号と結合されてＳＹＳＴＥＭ ＦＡＩＬ
（システム故障）信号を発生する。また、このＤＳＰ試
験信号はＤＳＰ故障の表示として電子記録器２２又は表
示器２４へ供給される。

【００４７】さらに、第３図のＶＡＲ／Ｑ選択スイッチ
７２を参照すると、この選択スイッチは単極単投スイッ
チであって、閉じたとき接地又は論理Ｏ信号をバールク
ロック発生器７４とＤＳＰ１４へ送る。バールクロック
発生器７４はクロック入力信号として電流相クロック５
０からＩＡＣＬＫ信号も受ける。バールクロック発生器
７４の出力はＶＡＲＣＬＫで示した信号であって、それ
はもう１つの入力としてＤＳＰ１４へ供給される。ＶＡ
ＲＣＬＫの壮態はＤＳＰ１４によってサンプリングされ
て、その状態は、サンプリングの時にＤＳＰ１４にバー
ル時又はＱ時の計算を指令する。ＶＡＲＣＬＫ信号は、
二進信号であってＶａｒ／Ｑ選択スイッチ７２の状態に
従って変わる。バールクロック発生器７４の操作およぴ
ＶＡＲＣＬＫがスイッチ７２の状態に従って変更される
方法は後の説明で明白となるであろう。

【００４８】再び電圧および線周波数試験回路２０”を
参照すると、その信号はＬＦＯＵＴで示した６０ヘルツ
の線周波数出力信号を発生し、その出力信号は電子記録
器２２の計時パルスとして記録器２２へ送られる。その
ＬＦＯＵＴ信号は電力量計への６０ヘルツの入力信号の
存存を示す表示器２４の１つにも送られる。ＬＦＯＵＴ
信号は３２で割る（÷３２）割り算カウンタ７６へ送ら
れる。そして該カウンタはＬＦＯＵＴ信号の３２サイク
ル毎に出力信号ＯＦＦＣＬＫを発生する。そのＯＦＦＣ
ＬＫ信号はもう１つの入力信号としてＤＳＰ１４へ供給
されて、プロセッサによってフラグとして利用され、そ
れをＤＣオフセット・サブルーチンに入れさせて前述の
ＤＣオフセットの補償をする。

【００４９】本発明をさらに詳細に説明する前に、本発
明の操作を簡単に説明するのが有利と考えられる。この
説明のために、電力量計は第１表に示した４線Ｙ字状回
路供給設備に接続させる１型として構成させたと仮定す
る。この型の供給設備を計量する本発明の電子電力量計
を採用するには、全部で３つの電流入力端子と全部で３
つの電圧入力端子の使用を要する。さらに第３図を参照
すると、それらの電流および電圧入力端子はＩＳＡ監視
器の線１、ＶＳＡ監視器の相１，等のように接続しなけ
ればならない。ＶＭＵＸ３８とＩＭＵＸ４８は、ＶＳＡ
がＩＳＡと、ＶＳＢがＩＳＢと、そしてＶＳＣがＩＳＣ
と同時にサンプリングされるように動作しなければなら
ない。各対のサンプル（例えば、ＩＳＡとＶＳＡ）は、
エネルギーの計算をするためにそれぞれのＡ−Ｄ変換器
１２’と１２”においてデジタル値に変換され、ＤＳ
Ｐで掛け算をし、合計そして累算される。

【００５０】ＤＳＰにおいて、各組の電流と電圧の入力
（ＶＳＡＩＳＡ，ＶＳＢＩＳＢ，ＶＳＣＩＳＣ）の掛け
算はそれぞれのＡ−Ｐ変換器によってとられた各サンプ
ルの各相に対する配電を計算する。ＶＭＵＸおよびＩＭ
ＵＸは、各相を順次サンプリングするためにＶ ＡＣＬ
Ｋ〜ＶＣＣＬＫおよびＩＡＣＬＫ〜ＩＣＣＬＫによって
制御される。各相を順次サンプリングし、電流と電圧試
料（サンプル）の乗算から得られた積をＤＳＰ１４の共
通累算器に加算することによって各相の配電を一緒に合
計する。所定時間に渡る全ての電力試料（サンプル）の
累算は電力をエネルギーに積分する。その累算器は選択
した特定計器の型に対する前記しきい値によって設定さ
れた値と等しい又はそれを越える毎に、１つの出力パル
ス（ＷＨＯＵＴ）が発生し、その計器型に対するしきい
値がその累算器から差し引かれる。発生されるＷＨ Ｏ
ＵＴパネルは、本例において計量される４線Ｙ字状回路
に流れるエネルギーの１つの量に比例する。

【００５１】第１表に示すと共に前述した６つの計器型
に各々について、適当なサンプリング計画および対応す
るしきい値が得られた。次の第２表はそれぞれの型の計
器（電力量計）に対して用いたサンプリング順序を示
す。

【００５２】

【表２】

【００５３】表示した１２の一連の状態は１２の逐次サ
ンプルを示し、ＶＭＵＸ３８で選択された量、例えばＶ
ＳＡはＩＭＵＸ４８の選択した量、例えばＩＳＡと掛け
る。第２表において、計器の型３，５および６について
示されたような電圧および電流入力のあるものに対して
零が存在する。これらの計器の型が配置され、第２表に
示したそれぞれの相電圧および線電流が断路されると
き、計器に対する対応する電圧および電流入力信号は零
と考えられる。本発明が零入力のサンプリングを取り扱
う方法は次に説明する。

【００５４】第２表を参照すると、一連の状態１〜１２
の各々は表記の相に対するそれぞれの電圧および電流入
力のサンプル（例えば、ＶＳＡ，ＩＳＡ等）を示す。１
２の一連のサンプルを平均して、平均電力／サンプルが
各計器の型について次の第３表に要約して示すことがで
さる。第３表には、Ｗ（電力／サンプル，ミリワッ
ト）；Ｆ（必要な出力パルス繰返数、すなわちＷＨ Ｏ
ＵＴ）；および各計器型に対する対応する閾値（ミリワ
ット／パルス）も示されている。前記のように、これら
の閾値はＤＳＰ１４の記憶装置に定数として記憶され
る。各計器型は自身の閾値を有するが、計器の型３と４
は同一のしきい値を共有し、計器５と６は同様に共通の
しきい値を共有することがわかる。従って、ＤＳＰの要
求は３つの別々の閾値、すなわち、計器型１と２に対す
る別々の値、計器３と４に対する別の値、および計器型
５と６に対するもう１つの値を記憶するだけである。

【００５５】

【表３】

【００５６】注１：定格電圧（１．６Ｖ）および試験電
流（３００μＡ），力率１における平均電力／サンプ
ル。

【００５７】注２：注１の条件に対する出力パルス繰返
数。 第３表におけるしきい値の各々に対する閾値は次のよう
に計算する。 但し、Ｗ＝試験状態における平均電力／サンプル Ｆ＝出力パルス繰返数 １７２８０ サンプル／秒＝サンプル速度 各変換器の３．４５全目盛基準電圧 Ｗが電流の全目盛そして電圧の全目盛にある場合には、
各サンプルに対してＤＳＰ累算器に１２８ｍｗが加算さ
れる。用語Ｗ／（３．４５×３．４５）は全目盛のどの
くらいの部分が各サンプルによって表わされるか、そし
て１２８のどのくらいの部分がそのサンプルに対してＤ
ＳＰ累算器へ加えられるかを決定する。用語２Ｆは、Ｄ
ＳＰの２つの内部状態が１つの出力パルスを発生する必
要があるので必要である。

【００５８】第３表に示した閾値は自己内蔵計器用であ
る。第３表に用いた３００μＡの代わりに２５０ｍＡの
試験電流における同一の出力パルス繰返数Ｆを得るに
は、単にその閾値を試験電流の比５／６（０．８３３２
５）で約分するだけである。従って、第１表について既
に述べたように、自己内蔵又は変圧器定格計器の選択に
用いられる第４型の選択ビット（ＴＳＢ３）は、変圧器
定格計器を選択するときその閾値を計数５／６で約分す
るだけでよい。

【００５９】第４図を参照して本発明をさらに詳細に説
明する．第４図は第２図に示したクロック発生器１６に
よって発生された種々の時限信号間の時限関係を示す基
本タイミング図形である。Ａ−Ｄクロック発生器３０か
らのＡＤＣＬＫ信号は２０７ＫＨｚのクロック信号であ
って、それは時間軸発生装置３２において割られてそれ
ぞれの出力信号ＲＥＳＥＴ，ＶＳＡＭＰＬＥ，ＩＳＡＭ
ＰＬＥおょびＦＣＣＬＫを発生する。ＲＥＳＥＴパルス
間の間隔は１サイクル、または第２表に関して既に述べ
たように１つの連続状態を示す。また、ＲＥＳＥＴパル
ス間の時間間隔は１つのＡ−Ｄ変換時間、すなわち各Ａ
−Ｄサンプルをとって変換されるときの時間を表わすこ
とに留意されたい。第４図において、説明のために、Ｖ
ＡＣＬＫ〜ＶＣＣＬＫおよびＩＡＣＬＫ〜ＩＣＣＬＫ信
号は、４線Ｙ字状回路の供給設備のエネルギーの計量用
１型計器（第２表）について先に述べたように逐次発生
されるものとして示されている。ＶＭＵＸ３８ＩＭＵＸ
３８からＡ−Ｄ変換器１２’および１２”への電圧およ
び電流入力は第４図に示したＶＳＡＭＰＬＥおよびＩＳ
ＡＭＰＬＥパルスの時の各々の間にサンプリングされ
る。これはそれぞれのＡ−Ｄ変換器の入力補足時間であ
る。ＶＳＡＭＰＬＥとＩＳＡＭＰＬＥが共に二進法の１
の状態にあるとき、ＶＡＣＬＫおよびＩＡＣＬＫ信号
は、第３図に示したＭＵＸ制御回路４２の制御下のＶＭ
ＵＸおよびＩＭＵＸを通してそれぞれのＶＳＡおよびＩ
ＳＡ入力電圧および電流信号を切換えるためにそれぞれ
のマルチプレクサへ供給される。このサンプリング又は
ＶＳＡおよびＩＳＡ入力信号のＡ−Ｄ変換は第４図にサ
ンプリング相Ａ（φＡ）として示す。同様に、それぞれ
のＶＳＡＭＰＬＥおよびＩＳＡＭＰＬＥ信号の発生につ
いて、相φＢおよびφＣが順次サンプリングされる。第
４図からわかるように、ＶＡＣＬＫとＩＡＣＬＫ信号は
１７．２８ＫＨｚの信号（１つの完全時間枠は５．７６
ＫＨｚの全周波数として示された約１７４μｓをとる）
である。従って、各サンプルは約５８μ秒かかることが
わかる。各Ａ−Ｄ変換サイクルの終端で、Ａ−Ｄ変換器
１２’および１２”からの出力（ＤＶＯ一ＤＶＮおよび
ＤＩＯ−ＤＩＮ）は第４図にＩＡＤＣおよびＶＡＤＣと
して示した新しい電流および電圧値としてＤＳＰ１４内
に読み込まれる（Ｒｅｓｅｔ時間に刻時される）。ＤＳ
Ｐ１４がこれらの値を処理する方法は後述する。

【００６０】前述のように、第３図ｌのＶＭＵＸ３８を
介したＶＳＡ〜ＶＳＣ電圧入力信号の多重送信はＭＵＸ
制御回路４２からのＶＡＣＬＫ〜ＶＣＣＬＫ信号を逐次
配列することによって制御される。ＶＡＣＬＫ〜ＶＣＣ
ＬＫ信号の発生順序は型選択ビットＴＳＢ０〜ＴＳＢ２
のＭＵＸ制御型接合回路４２において複合することによ
って決定される。ＶＡＣＬＫ〜ＶＣＣＬＫ信号の発生順
序又は時間は本発明において構成された計器の型に依存
する。

【００６１】第５図〜第１０図は前記計器型１〜６に対
するＭＵＸ制御型不都合回路４２の動作のタイミング図
形である。

【００６２】例えば、第５図は前記１型計器のタイミン
グ図形であって、そのタイミングは第４図に関して説明
したものに類似する。第５図に示した信号ＶＡＣＬＫ〜
ＶＣＣＬＫの逐次発生をさせてＶＭＵＸ３８を介してＶ
ＳＡ〜ＶＳＣ信号を逐次多重送信するために、型選択ビ
ットＴＳＢ０〜ＴＳＢ２は第５図に示した状態をもたな
ければならない。ＴＳＢ０〜ＴＳＢ２の状態は第１表に
ついて先に説明した１型計器に対応する。さらに、第２
表から、ＶＡＣＬＫ〜ＶＣＣＬＫ信号によるＶＳＡ〜Ｖ
ＳＣの逐次サンプリングは第２表に関して先に説明した
逐次状態に対応する。これら１２の逐次状態は第５図お
よび第６図〜第１０図におけるＶＳＡＭＰＬＥ線の上に
番号で区別されている。第５図〜第１０図においてＩＡ
ＣＬＫ〜ＩＣＣＬＫ信号の逐次タイミングも変わらない
ことがわかる。第３図からわかるように、電流相クロッ
ク５０への唯一の入力信号は、ＭＵＸ制御回路４２に供
給されるＶＳＡＭＰＬＥ信号と同時に発生するＴＳＡＭ
ＰＬＥ信号である。電流相クロック５０に必要な入力制
御信号又はいずれの複合もない。従って、それは第５図
〜第１０図のタイミング図形の各々に示したように信号
ＩＡＣＬＫ〜ＩＣＣＬＫを逐次発生するだけである。

【００６３】第５図に示したように、順序状態１の間
に、ＶＳＡおよびＩＳＡ（ＶＡおよびＩＡ）入力信号は
ＩＭＵＸ４８に供給されるＩＡＣＬＫ〜ＩＣＣＬＫ信号
およびＶＭＵＸ３８に供給ＶＡＣＬＫ〜ＶＣＣＬＫ信号
の状態によって制御されるそれぞれのＡ−Ｄ変換器によ
って同時にサンプリングされることがわかる。同様に、
順序状態２および３の間に、ＶＳＢとＩＳＢおよびＶＳ
Ｃ〜ＩＳＣが逐次サンプリングされる。

【００６４】第６図は、２型計器のタイミング図形であ
って、ＭＵＸ制御回路４２からのＶＡＣＬＫ〜ＶＣＣＬ
Ｋ信号の発生を示す。再び第２表と第３表を参照する
と、２型計器に対してはＶＳＡおよびＶＳＣの量は、Ｖ
ＳＡおよびＩＳＡ，ＶＳＣおよびＩＳＣのサンプルに対
してＤＳＰにおいて適当な積を得るために２で割らなけ
ればならないことがわかる。さらに、第１表に示したよ
うに２型の計器は４線３相Ｙ時状供給設備用の２要素計
器であること、従ってその計器はＶＳＢ電圧相入力を監
視しないことがわかる。この非監視は、第６図に示すよ
うにＭＵＸ制御同路４２においてＴＳＢ０〜ＴＳＢ２信
号の状態に複合によって行われる。図示のようにＶＢＸ
ＬＫ信号は２型の計器には発生しない。従ってＶＳＢ信
号はＭＵＸ３８を介して重複送信されない。しかしなが
ら、その計器はＩＭＵＸ４８に供給されたＩＳＢ電流信
号を監視することに留意する必要がある。ＩＳＢは第６
図に示すようにＶＳＡ又はＶＳＣと同時に変換される。

【００６５】この時点で第６図において、ＴＳＢ０〜Ｔ
ＳＢ２信号の複合は、またＤＳＰ１４に供給されるＭＵ
Ｘ制御回路４２の出力から÷２の信号を発生させること
に注目する必要がある。この後者の信号はＤＳＰに通知
して、ＶＳＡおよびＶＳＣサンプルのいくつかを２で割
って第３表に示した式を得る。

【００６６】第８図には４型の計器のタイミング図形を
示す。第１表にも示したように、４型の計器は４線３相
三角回路の供給設備用に構成されていることを除いて２
型に類似した２要素計器である。第２表および第８図に
示したように、この型の計器にはＶＳＡ入力電圧信号は
２によって２回割られる。すなわち、ＶＳＡとＩＳＡが
サンプリングされるとき第１の順序状態中に１回、そし
てＶＳＡがＩＳＢと共にサンプリングされるとき第２の
順序状態中に１回割られる。

【００６７】第９図には５型の計器のタイミング図形を
示す。５型の計器のタイミング（記時）は、第１表で注
記したされたことを除いて４型の計器について示したも
のに類以する。そして５型の計器は３線単相供給設備用
の単一要素計器である。この型の供給設備においては、
１つの電圧相ＶＳＡが監視されるのみである。しかしな
がら、計量される２つの電流相，ＩＳＡとＩＳＢがあ
る。第９図に示すように、ＶＳＡは第８図の４型計器に
ついて説明したように２で２回割られる。さらに、重要
なことは入力電圧および電流信号ＶＳＣとＩＢＣは計器
へのこれらの２つの入力が第２表で注記したように断路
されることによって零であることである。従って、順序
状態３の間に、Ａ−Ｄ変換が行われるとき、Ａ−Ｄ変換
器１２’と１２”の出力はそれぞれＶＳＣとＩＳＣの両
方に対して零である。

【００６８】第１０図には、第１表に示した６型の計器
のタイミング図形を示す。その計器は２線単相供給設備
用の単一要素計器である。この型の計器においては、計
器に接続された１つの電圧相，ＶＳＡのみがある。従っ
て、第１０図および第２表に示したように、ＴＳＢ０〜
ＴＳＢ２が６型の計器を選択するように構成されると
き、ＶＳＢ，ＩＳＢおよびＶＳＣ，ＩＳＣの変換は零で
あって、それらはＤＳＰ１４に読み込まれる。

【００６９】以上、第５図〜第１０図に示したＴＳＢ０
〜ＴＳＢ２信号の複合に関してＭＵＸ制御型デコード４
２の操作を説明したので、第５図〜第１０図のタイミン
グ図形を用いて当業者はこれらの図形に示しかつ説明し
た順序でＶＡＣＬＫ〜ＶＣＣＬＫ信号を発生させるめに
必要な複合論理回路を容易に設計できると考えられる。
ＤＳＰ試験が開始されるとき、ＳＥＬＦＣＨＫＥＮ信号
が高くなることに注意する必要がある。Ｓ ＥＬＦＣＨ
ＫＥＮ信号が高いと、ＭＵＸ制御型デコード４２は無条
件にＤＳＰ１４への信号÷２を低いままにさせる。これ
は、選んだ特定の計器型に依存して、ＤＳＰの試験中に
ＤＳＰ１４に２で決して割らせないことになる。

【００７０】再び第３図を参照したしきい値デコード回
路６６に戻るが、前述のようにしきい値デコード回路６
６は型選択デコーダ６４からのビットＴＳＢ０〜ＴＳＢ
３を複合して臨界デコード出力信号ＴＨ０〜ＴＨ２を発
生する。そしてそれらの信号はＤＳＰ１４へ送られる。
次の第４表は、式の形でしきい値デコード回路６６の論
理を示す。また、第４表はＤＳＰがしきい値デコード６
６からのＴＨ２出力を複合して構成計器が変圧器定格か
自己内蔵であるかの決定の仕方を示す。さらにこの表
は、ＤＳＰがしきい値デコードからのＴＨ０およびＴＨ
ｌ出力を複合して、選択された特定の型の計器に適当な
記憶しきい値を選択させる方法を示す。ＤＳＰ自己試験
が開始されると、ＳＥＬＦＣＨＫＥＮ信号が高くなる。
Ｓ ＥＬＦＣＨＫＥＮ信号が高いと、しきい値デコード
論理回路６６は無条件に信号ＴＨ０〜ＴＨ２を下げる。
これは、選択した特定の計器型に依存して、ＤＳＰ１４
にＤＳＰ試験に対して特定の既知しきい値を選択させ
る。ＤＳＰ１４が信号ＴＨ０〜ＴＨ２を複合する方法は
ＤＳＰの操作の説明の項で後述する。

【００７１】

【表４】

【００７２】しきい値デコード６６はビットＴＳＢ０〜
ＴＳＢ２も複合して、２つの出力信号ＥＮＩＢ〜ＥＮＩ
Ｃを発生する。後者の２つの信号は電流およびＤＳＰ自
己試験論理回路２０’へ送られる。これらの信号を複合
する論理は次の第５表に示す。

【００７３】

【表５】

【００７４】第５表に示すように、信号ＥＮＩＢは型式
１，２，４及び５としてデコードされ、信号ＥＮＩＣは
型式１，２，３及び４としてデコードされる。ＥＮＩＢ
およびＥＮＩＣ信号は、自己試験論理回路２０’に供給
されるＩＴＡ〜ＩＴＣ信号によって検出されるように電
流スケーリングおよび隔離回路４６においてセンサの故
障を検査するためだけに電流ＤＳＰ自己試験論理回路２
０’に利用される。

【００７５】その計器が電流ＩＳＢ又はＩＳＣを使用又
は監視する計器の型（型式又はタイプ）の１つに構成さ
れたとき、疑似電流試験の発生を防止するために特定の
線電流入力の試験を不能にさせる必要がある。信号ＥＮ
ＩＢおよびＥＮＩＣは、電流およびＤＳＰ自己試験論理
回路２０’にそのような発生を防ぐために種々の計器型
式の識別をさせる。しきい値デコード６６からのＥＮＩ
Ｂ信号はＩＴＢ信号をもった自己試験論理回路２０’に
おけるＡＮＤＥＤである。同様に、ＥＮＩＣ信号はＩＴ
Ｃ信号をもったＡＮＤＥＤ信号が可能化されると、それ
はその対応するＡＮＤゲート，ＩＴＢ信号が高くなって
線２の電流センサの故障を検出するときに使用可能にさ
せる。同様に、ＥＮＩＣ信号が可能化されると、それは
そのＡＮＤゲートを、ＩＴＣ信号が高くなって線３の電
流センサの故障を検出するときに使用可能にさせる。上
記２つのＡＮＤゲートの出力は、共に試験論理回路２
０’におけるＩＴＡ信号をもったＯＲゲートにおけるＯ
ＲＥＤであり、従ってＩＴＡ〜ＩＴＣ信号のいずれか１
つが電流センサの故障状態を示すときはついでも、その
ゲートから出力信号を提供する。そのＯＲゲートの出力
は自己検査期間中に故障がある場合にＩＶＣ試験信号を
発生する作用をする。

【００７６】ＩＶＣ試験信号の発生方法をさらに詳細に
説明する前に、第２５図を参照して電流スケーリングお
よび分離回路４６におけるＩＴＡ−ＩＴＣ信号の発生方
法を説明する。

【００７７】第２５図は第３図の線１の電流を感知する
電流スケーリングおよび分離回路４６の略図である。１
９８８年１２月２日付け米国特許出願第２７９，１６１
号は、変流器（ＣＴ），スイッチ７８，演算増幅器８０
および電流マルチプレクサ４８からなる第２５図の回路
の部分を開示している．そしてその出願は出願と同一の
出願人によるものであって、その詳細な説明をここに引
用する。

【００７８】本発明の自己検査の特徴部分として、スイ
ッチ（ＳＷ）８４とコンパレータ８６が第２５図の回路
に組み込まれている。スイッチ８４はＳＥＬＦＣＨＫＥ
Ｎ信号によって作動され、メータが自己検査モードにあ
るとき既知極性の電圧信号を増幅器８０の負（−）端子
に注入する。この電圧信号は、−ＶＴ端子とＳＷ８４間
に接続された電流源からの小電流によって提供される。

【００７９】導線９０上の増幅器８０の出力端子はコン
パレータ８６の正（＋）の入力端子へ接続される。コン
パレータ８６の負（−）端子は＋ＶＴ端子へ接続される
（第２図参照）。

【００８０】スイッチ７８は約１５４ＨｚのＦＣＣＬＫ
信号で駆動されて、増幅器８０の正負入力端子間のＣＴ
におけるセンス巻線Ｎｓの電位を連続的（交互に）切換
える。増幅器８０の出力はスイッチ７８の接点を通って
ＣＴの帰還巻線Ｎｆへフィードバックされる。この帰還
信号は、Ｎｆ巻線を通ってＣＴのコアの磁束を零にして
Ｎｓ巻線において誘導される電圧を下げる。

【００８１】スイッチ７８は回路４６の出力側のＮｆ巻
線の極性を切換えて、前記ＩＳＡ電流をＩＭＵＸ４８の
入力端子へ供給する。ＩＭＵＸ４８は、第２５図及び第
３図に示すようにそれぞれの電流分離およびスケーリン
グ回路４６から電流信号ＩＳＢとＩＳＣを受ける。ＩＩ
Ｎ信号は第２５図のＩＭＵＸ４８の出力側に示す。前述
のように、この信号は切換利得制御器５２（第３図）へ
送られる。

【００８２】さらに第２５図を参照して、ＳＥＬＦＣＨ
ＫＥＮ信号が高く（すなわち、試験モードにある）、Ｓ
ＷにＩＴＥＳＴ電流信号を増幅器８０へ向けさせると仮
定する。増幅器８０の負入力端子における２の信号の大
きさは、Ｎｓ又はＮｆの巻線が開放されない限りその動
作に影響を与えない。従って、増幅器の出力電圧は十分
に低くてコンパレータ８６の回転を防ぐ。

【００８３】電流センサ（ＣＴ）が自己検査モードに入
る前又は入っている間にＮｓ巻線の開放のために故障し
た仮定する。Ｎｓ巷線の開放の場合、その極性は増幅器
入力端子間のスイッチ８０によってもはや切換えれな
い。その結果、増幅器８０の負端子におけるＩＴＥＳＴ
電流によりもたらされる電圧がそれを飽和させ、その出
口を正にさせ、従ってコンパレータ８６をターンオンさ
せる。コンパレ一夕８６がターンオンすると、その出力
信号ＩＴＡは正になり、従って、電流センサの故障を表
示する。

【００８４】第３図について既に説明したように、電流
分離およびスケーリング回路４６からのＩＴＡ−ＩＴＣ
信号は電流およびＤＳＰ自己試験論理回路２０’へ送ら
れ、そこでそれらは共にＯＲＥＤであってＩＶＣ試験信
号を発生する。

【００８５】第３図について前に説明したように、電流
およびＤＳＰ自己試験論理回路２０’もＤＳＰ１４が特
定の時間窓内でＷＨ ＯＵＴ信号を発生できないとさは
常にＤＳＰ試験信号を発生する。

【００８６】電流およびＤＳＰ自己試験論理回路の動作
を良く理解するために、第１２図を参照する。この図は
ＩＶＣ ＴＥＳＴおよびＤＳＰ ＴＥＳＴ信号を発生さ
せるための該論理回路の動作のタイミング図形である。
自己検査は自己検査スイッチ６０が押されたときに始ま
る。その時ＳＥＬＦＣＨＫＥＮ信号は高くなる。ＳＥＬ
ＦＣＨＫＥＮ信号は第１２図に示すようにＦＣＣＬＫ信
号の立上り縁部にくる。そのＳＥＬＦＣＨＫＥＮ信号は
説明する種々の条件に依存してそれぞれの期間高いまま
である。ＥＮＩＢおよびＥＮＩＣ信号の状態は、しきい
値レゴード６６によって選択されたメータの型式（タイ
プ）に従って正又は負になる。ＥＮＩＢおよびＥＮＩＣ
信号の基本式は第５表に示した通りである。前に説明し
たようにこれらの信号は試験される電流センサ回路であ
る試験論理回路２０’に確認される。

【００８７】ＩＶＣ ＴＥＳＴおよびＤＳＰ ＴＥＳＴ
信号は共に試験サイクルに入る際には低い。試験サイク
ル中、ＩＴＡ−ＩＴＣ信号（第３図及び第２５図参照）
は電流センサ（第２５図のＣＴ）の故障が試験される。
ＤＳＰも試験サイクルの間ＤＳＰからのＷＨ ＯＵＴ、
パルスを検査することによって試験される。ＤＳＰがそ
の試験のためにＷＨ ＯＵＴパルスを発生する方法は後
で説明する。

【００８８】第３図及び第２５図と共に第１２図を参照
する。第１２図に示すように、ＳＥＬＦＣＨＫＥＮ信号
が高くなると、精密電圧基準器３４からのＶＴＥＳＴ信
号がスイッチＳＷ４０とＳＷ５８によって切換えられて
第３図に示したようにＡ−Ｄ電圧および電流変換器１
２’と１２”に入る。この時点で両方の変換器は前述の
ように変換プロセスを行う。また、ＳＥＬＦＣＨＫＥＮ
信号が高いこの時点で、第２５図に示したＩＴＥＳＴ電
流信号はＳＷ８４を介して増幅器８０の負入力端子に切
換えられる。従って、−ＶＴ基準サプライからの試験電
流は今度は増幅器８０の入力端子に付加されて第２５図
に関して既に説明したように開放センサの試験をするこ
とがわかる。

【００８９】ＳＥＬＦＣＨＫＥＮ信号は第３図に示した
ように電流およびＤＳＰ自己試験論理回路２０’の入力
側へ付加されることがわかる。従って、この時点で第１
２図に示したように、ＦＣＣＬＫパルスがＤＳＰ自己試
験論理回路２０’内の自己検査タイマ記録を開始する。
このタイマ（図示せず）はＦＣＣＬＫによって記時され
る。

【００９０】試験モードに入る際に、電流のスケーリン
グおよび分離回路４６における電流センサのいずれか１
つが試験に入る前に故障していたか、或いは試験中に故
障したかが考えられる。説明のために、第１２図に示す
ＩＶＣ試験線について、ＩＶＣ試験信号は試験中に高く
なることが示されている。従って、電流センサの１つが
第２５図について説明したように故障していたことを示
していることがわかる。例えば、電流のスケーリングお
よび分離回路４６における電流センサが第２５図で線１
の電流線について前に説明したように故障していた場
合、ＩＴＡ信号は高くなり電流およびＤＳＰ自己試験論
理回路２０’の入力側へ付加される。前述のように、Ｉ
ＴＡ信号は自己試験論理回路２０’のＩＴＢおよびＩＴ
Ｃ信号と共にＯＲＥＤであるので、試験論理回路２０’
の出力端子においてＩＶＣ試験信号を発生する。もちろ
ん、試験の時および試験中に、ＩＴＡ−ＩＴＣ信号が高
くならない場合には、故障は検出されず、従ってＩＶＣ
試験信号は第１２図に示すように低いままである。ＩＶ
Ｃ試験信号は自己試験サイクル中いずれの時において
も高くなることができる。

【００９１】今度は第１２図のＤＳＰ試験線を参照する
と、ＤＳＰ試験信号はＤＳＰ試験サイクル中全て低いま
まである。Ａ−Ｄ変換は自己検査期間のちょうど始まり
に開始されることが思い出される。 第４図に関して前
に説明したように、Ａ−Ｄ変換サンプルは僅か約５８μ
ｓを要するのみである。その変換サンプルの終端で、Ａ
−Ｄ変換器の出力がデジタル信号プロセッサに記時され
て処理される。クロック発生器１６のＭＣＣＬＫパルス
から極めて高い周波数で動作するプロセッサは極めて短
時間にこれらＡ−Ｄ変換の多くを行うことができる。

【００９２】ＤＳＰ１４，電圧Ａ−Ｄ変換器１２’およ
び電流Ａ−Ｄ変換器１２”が適当に動作すると、自己検
査試験の開始に伴い所定の時間内に第１２図に示したＷ
ＨＯＵＴ信号を発生する。ＤＳＰ自己試験論理回路２
０’はＤＳＰ１４から第１のＷＨ ＯＵＴパルスの受取
りを待つ。しかしながら、ＤＳＰが適当に動作していな
いと、論理回路２０’によって検出されるいずれのＷＨ
パルスも発生しない。第１２図に説明のために示したよ
うに、自己試験サイクルの開始後のある時間に第１のＷ
Ｈ ＯＵＴパルスがＤＳＰ１４によって発生されること
が示されている。第１のＷＨ ＯＵＴパルスが第１２図
に示したように試験論理回路２０’に入ると、そのパル
スは論理回路２０’内のＤＳＰ試験タイマを始動させ
る。この第１のパルスの受取りは論理回路２０’内の記
憶装置に保持され、従ってＤＳＰタイマにＲＥＳＥＴパ
ルスで記時させる。ＤＳＰタイマは第１２図に示したよ
うに予め決めた時間の間計数を続ける。そしてその時間
にタイマの出力が負になりＷＨ ＯＵＴの時間窓を生じ
させる。この時間窓は、ＤＳＰ試験タイマが第１２図に
示すように正になることによって中断するまで予め決め
た期間続くことになる。

【００９３】第１２図に示したように、第２のＷＨ Ｏ
ＵＴ信号はＷＨ ＯＵＴ窓の間に受取られる。ＤＳＰが
この第２のＷＨ ＯＵＴパルスをその窓の範囲で発生す
る場合には、ＤＳＰおよび変換器が適切に作動している
ことを示す。従って、第１２図の最上部に示すようにＳ
ＥＬＦＣＨＫＥＮ信号は負に在り自己検査サイクルが終
了する。自己検査可能（エネーブル）信号のＳＥＬＦＣ
ＨＫＥＮは、この時点でＤＳＰ自己試験論理回路２０’
から発生されるＥＮＤＳＥＬＦＣＨＫＥＮ信号によって
負になる。この後者の信号は自己検査可能論理回路７０
に印加され、従ってＳＥＬＦＣＨＫＥＮ信号を負にす
る。一方、第２のＷＨ ＯＵＴ信号が試験論理回路２
０’に受取られない場合には、ＥＮＤＳＥＬＦＣＨＫＥ
Ｎ信号は発生されず、ＳＥＬＦＣＨＫＥＮ信号は第１２
図に点線で示したように高いままになる。第２のＷＨ
ＯＵＴ信号が受取られなかったと仮定すると、ＤＳＰタ
イマーは、ＲＥＳＥＴパルスによって第１２図に示した
ように負になることによって中断されるまで記時され続
ける。この時点で、ＤＳＰＴＥＳＴ信号は第１２図に示
したように高くなり、ＤＳＰ試験は第２のＷＨ ＯＵＴ
信号が時間窓内に受取られなかったことによって失敗で
あったことを示す。また、この時点で、ＳＥＬＦＣＨＫ
ＥＮ信号は負になり自己検査を終了し、その時点でＤＳ
Ｐタイマが中断し、同じ時間に自己検査タイマを停止す
る。この時点で、もちろんＥＮＤＳＥＬＦＣＨＫＥＮ信
号は正になり、従ってＳＥＬＦＣＨＫＥＮ信号を自己検
査エネーブル論理回路７０こおいて不可能化する。

【００９４】今度は第１２図の右側のＳＥＬＦＣＨＫＥ
Ｎ線を参照すると、「ＥＮＤ Ｓｅｌｆ Ｃｈｅｃｋ
ｏｎ Ｓｅｌｆ Ｃｈｅｃｋ Ｔｉｍｅｒ ｏｕｔ」と
いう注記がある。これは、この時点でＳＥＬＦ ＣＨＫ
ＥＮ信号が負になり自己検査を終了したという意味であ
る。自己検査タイマが中断されないと、ＤＳＰがなんら
かのＷＨ ＯＵＴパルスを発生しなかった場合に自己検
査試験期間を終わらせない方法がないことに在る。これ
は、第１のＷＨ ＯＵＴ信号が受取られないと、ＤＳＰ
タイマが決して始動せず、従ってＤＳＰタイマが中断し
て自己検査を決して終了させないということのためであ
る。

【００９５】第３図に示した電圧および線周波数試験論
理回路２０”の動作を第１１図と第１７図を参照して説
明する。第１７図から、電圧および線周波数試験論理回
路２０”の論理は前記出力信号の全て、ＬＦＯＵＴ，Ｏ
ＦＦＣＬＦ（÷３２カウンタから）、ＶＩＯＵＴ信号，
およびＳＹＳＴＥＭ ＦＡＬＬ信号を発生することがわ
かる。さらに、入力信号ＶＡＣＬＫ−ＶＣＣＬＫ，ＦＣ
ＣＬＫ，ＶＩＩＮ，ＥＮＢおよびＥＮＣがその論理回路
に第３図の電圧および線周波数試験回路の説明に関して
前に記載したように提供される。

【００９６】電圧入力相ＶＳＡ，ＶＳＢおよびＶＳＣに
それぞれ対応する３つの２６μｓタイマ，９０，９２お
よび９４が設けられている。これらのタイマは、各タイ
マのＤＥ入力端子に付加されるＦＣＣＬＫ信号によって
それぞれ記時される。ＦＣＣ

【００９７】

【外１】

【００９８】Ｅ端子の１つへ送り、これらのタイマに通
常の計数法で記時させる。３つフリップ−フロップ９
８，１００および１０２も設けて、タイマ９０−９４の
復帰の制御および信号ＦＡ，ＦＢおよびＦＣの線周波数
アウト・デコード論理回路１０４への提供をする。

【００９９】フリップ−フロップ９８，１００および１
０２の各々はそれぞれＶＡＣＬＫ，ＶＢＣＬＫおよびＶ
ＣＣＬＫの信号によってクロックされる。前述のよう
に、ＶＩＩＮ信号は第３図に示したように電圧イン・デ
コード４４から電圧および線周波数試験論理回路２０”
へ付加される．電圧イン・デコード４４からの信号は二
進信号であって、入力電圧ＶＳＡ，ＶＳＢおよびＶＳＣ
がサンプリングされる際にそれぞれの変換サンプリング
中に電圧Ａ−Ｄ変換器からのデジタル値の大きさに依存
して二進法の０と１の間を変わる。例えば、各Ａ−Ｄ変
換の終わりにおいて電圧Ａ−Ｄ変換器１２’からの出力
デジタル値の大きさはちょうどサンプル採取され変換さ
れた相電圧（ＶＳＡ−ＶＳＣ）の大きさを表わしかつそ
れに比例する二進値を有する。電圧イン・デコード４４
によって符号解読されたこのデジタル値の大きさが予め
決めたしきい値以上の場合には、ＶＩＩＮ信号は正であ
って、正の入力信号をフリップ−フロップ９８−１０２
のＤＥ入力端子の各々に付加する。ＶＡＣＬＫ，ＶＢＣ
ＬＫおよびＶＣＣＬＫクロック信号はそれぞれフリップ
−フロップ９８，１００および１０２のＣ又はクロック
入力端子へ付加されることがわかる。従って、フリップ
−フロップ９８−１０２の各々は、それらに印加された
それぞれのクロック信号ＶＡＣＬＫ−ＶＣＣＬＫの発生
時にＶＩＩＮ信号の状態を把握することがわかる。

【０１００】

【外２】

【０１０１】れ２つのＮＡＮＤゲート１０４と１０６へ
印加される。ゲート１０４はその別の入力端子において
ＥＮＢ信号を受け、ゲート１０６はその別の入力端子に
おいてＥＮＣ信号を受ける。それらのＥＮＢおよびＥＮ
Ｃ信号は線周波数デコード１０４にも印加される。ＥＮ
ＢおよびＥＮＣ信号は、ＭＵＸ制御器４２によって選択
されるメータの型式（タイプ）に依存してタイマ９２と
９４の動作の可能化か又は不可能化に利用される。次の
第６表はＭＵＸ制御器４２におけるＥＮＢおよびＥＮＣ
信号をデコードする論理を規定する論理式を与える。

【０１０２】

【表６】

【０１０３】第１１図を参照すると、この留はＶＩＩＮ
信号を２進の１又は０にできるかを示す。ＶＳＡ相電圧
入力はＶＡＣＬＫ信号の発生時にサンプリングされる。
そしてＶＩＩＮが正であると仮定すると、フリップ−フ
ロップ９８セットされて、そのＱ出力端子を正の１にさ
せ、従ってリセット信号をタイマ９０に印加し、そのタ
イマの駆動を保つ。この２進の１の信号はＶＳＡと呼ぶ
線周波数アウト・デコード１０４にも印加される。一
方、ＶＳＡ相電圧入力のサンプリングのときに、ＶＩＩ
Ｎが２進の０又は低い状態であると、フリップ・フロッ
プ９８はＶＡＣＬＫ信号の発生時にリセットされる。フ
リップ−フロップ９８のＱ出力端子が今度は低い又は２
進の０の状態になり、タイマ９０からのリセット信号を
除去する。第１１図に示すように、リセット信号がタイ
マ９０から除去されると、ＦＣＣＬＫ信号は今度はタイ
マ９０を切換えてタイマを第１１図に示すように始動さ
せる。タイマ９０が中断する前にフリップ−フロップ９
８がセットされない。従ってＶＳＡ入力の損失を示す
と、タイマ９０は２進の１の状態になって第１７図に示
すようにＶＡＴ信号を発生する。そしてその信号は線周
波数デコード１０４に印加されると共に１つの入力とし
てＯＲゲート１０８へ印加される。ＯＲゲート１０８は
３つの入力ＶＡＴ入力，ＶＢＴ入力およびＶＣＴ入力
（後の２つはタイマ９２と９４からくる）を受けること
がわかる。従って、これらの信号の１つが２進の１の状
態になるとさは必ずＯＲゲート１０８は第３図で記載説
明したように２進の１の信号（ＶＩＯＵＴ電圧故障信
号）を出すことが可能になる。

【０１０４】他のタイマ９２と９４もフリップ−フロッ
プ１００および１０２に応答してタイマ９０と同じよう
に機能して、ＶＢＣＬＫおよびＶＣＣＬＫの整和に従っ
てＶＳＢおよびＶＳ Ｃの電圧を監視する。しかしなが
ら、ＶＳＢおよびＶＳＣ信号に対応するタイマ９２と９
４はそれらのリセット入力端子においてＮＡＮＤゲート
１０４と１０６に印加されたＥＮＢとＥＮＣ信号の状態
によっても制御されることを注目すべきである。第６表
の式からわかるように、ＥＮＢ信号が２進の１又は正で
あると、ＮＡＮＤゲート１０４は、フィリップ−フロッ
プ１００がリセットの状態にあるときその出力を負にし
てタイマ９２からのリセット信号を除去させることがで
きる。もちろん、フリップ−フロップ９８について前述
したように、フリップ−フロップ１００は、ＶＩＩＮが
２進の０又は低い状態にある場合にはＶＢＣＬＫ信号の
時にリセット状態を得ることができ、従ってＶＳＢ入力
相

【０１０５】

【外３】

【０１０６】状態になり、そして正の状態のＥＮＢでＮ
ＡＮＤゲート１０４はリセット入力をタイマ９２から除
去することが可能になる。そしてタイマ９２はタイマ９
０の場合と同様にＦＣＣＬＫパルスを計数し始める。タ
イマ９４は、ＥＮＢ信号が２進の１の状態にあるときタ
イマ９２の場合と同様にリセットされる。 電圧相入力
ＶＳＡ−ＶＳＢのいずれか１つがタイマ９０−９４の各
々によって決定される２６μｓの所定の時間の間十分で
ないと、ＯＲゲート１０８に印加されるＶＡＴ−ＶＣＴ
信号がそのゲートに相電圧の１つの損失又は電圧Ａ−Ｄ
変換器の可能な故障の１つを表わすＶＩＯＵＴ信号を直
ちに発生させることができる方法がわかる。第１１図に
示したように、タイマ９０−９４の各々はＶＡＣＬＫ−
ＶＣＣＬＫ信号によって決定される時間に始動してそれ
ぞれのフリップフロップ９８−１０２を記時する。従っ
て、これらタイマの各々は異なる時間に始動すること、
従ってそれらは後で中断してそれぞれのＶＡＴ−ＶＣＴ
信号を発生することがわかる。

【０１０７】第１７図を参照すると、ＶＩＯＵＴ信号が
１つの入力としてＯＲゲートヘ印加されることがわかる
ＯＲゲート１１０への他の入力は電流およびＤＳＰ自己
試験論理回路２０’からのＤＳＰ試験およびＩＶＣ試験
信号であることがわかる。従って、メータが電圧試験
（ＶＩＯＵＴ高い），ＤＳＰ試験又はＩＶＣ試験を失敗
すると、ＯＲゲート１１０が１つの入力として２進の高
信号１をＡＮＤゲート１１２へ提供することを可能にす
ることがわかる。この後者のゲートヘの別の入力はＳＥ
ＬＦＣＨＫＥＮ信号である。従って、メータが自己検査
モードにあるとき、ゲート１１２は前記試験のいずれか
１つが失敗した場合にＳＹＳＴＥＭ ＦＡＬＬ（システ
ム落第）の信号を発生させることができる。

【０１０８】線周波数アウト・デコード１０４を参照す
ると、デコード１０４の論理は次の第７表の方程式の形
で示される。

【０１０９】

【表７】

【０１１０】フリップ−フロップ９８９８，１００，１
０２からのＦＡ，ＦＢおよびＦＣ信号はそれぞれ約６０
ヘルツの周波数である。第７表からわかるように、デコ
ート１０４の論理は、ＶＳＡ相電圧が欠けているとＶＳ
Ｂ相電圧の周波数（すなわち、ＦＢの周波数）がＬＦＯ
ＵＴとしてデコード論理回路１０４から提供されるよう
に設計されている。ＶＳＡもＶＳＢの電圧も存在しない
場合には、デコード論理回路１０４の出力端子にＶＳＣ
電圧周波数が現われる。もちろん、全ての相電圧入力Ｖ
ＳＡ−ＶＳＣが存在しないと、出力信号ＬＦＯＵＴは存
在しない。

【０１１１】上記の線周波数アウトデコード１０４の説
明から、時間軸信号として前記電子レジスタ２２へ提供
されるＬＦＯＵＴ信号は、相電圧入力ＶＳＡ−ＶＳＣの
少なくとも１つがメータの入力端子に存在する限り常に
提供されることがわかる。第１６図（÷３２カウンタ７
６の発生するＯＦＦＣＬＫ信号のタイミングを示す）と
共に第１７図を参照して÷３２カウンタ７６を参照する
と、第１６図に示したようにカウンタ７６はＬＦＯＵＴ
６０ヘルツの信号を３２で割る。従ってカウンタの３２
カウント毎に１パルスの出力を発生する。第３図につい
て前に説明したように、このＯＦＦＣＬＫパルスはＤＳ
Ｐ１４へ提供されて、ＤＳＰ１４にフラグをセットして
プロセッサ１４に更新ＤＣオフセット・サブルーチンを
入れることを通知することに利用される。ＯＦＦＣＬＫ
パルスがＤＳＰにおいて利用される方法は以下に説明す
る。

【０１１２】第３図に戻ってバールクロック発生器７４
について述べる。前記のようにバールクロック発生器は
ＩＡＣＬＫ信号に応答して反復発生する出力信号ＶＡＲ
ＣＫを発生する。そしてその信号はＤＳＰ１４へ印加さ
れる。Ｖａｒ／Ｑ選択スイッチ７２は選択信号（ＶＡＲ
／ＱＳＬＣＴで示す）をバールクロック発生器へ印加す
る。そしてその選択信号はＤＳＰ１４への印加される。
さらに、前記のように、ＤＳＰにおける電圧デジタル値
は電流デジタル値による掛け算の前に電力線の周波数の
９０度に相当する時間まで遅延される。同様に、ＶＡＲ
／Ｑ選択スイッチ７２によってＱが選択されると、電圧
デジタル値は電流デジタル値との掛け算の前に電力線周
波数の６０度まで遅延される。ＤＳＰにおいて、電流と
遅延電圧との積は前記しきい値が選択したメータの特定
の型式（タイプ）のものに到達するまで別に蓄積され
る。上記の出力パルスＶＡＲ／Ｑ ＯＵＴはＤＳＰ１
４から前記電子レジスタへ提供される。ＶＡＲ／ＱＳＬ
ＣＴ信号はプロセッサ１４にバール時又はＱ時を計算す
ることを知らせる。ＶＡＲ／ＱＳＬＣＴ信号は第１５図
に示すようにタイミング信号ＶＡＲＣＬＫのレートを変
更する。バール時を選択すると、ＶＡＲＣＬＫは第４図
のタイミング図形で説明したように１／３のフレーム・
レートで動作する。前記のように、フレームはマルチプ
レクサＶＭＵＸ３８およびＩＭＵＸ４８に必要な時間の
間隔である。第１５図に示したように、ＶＡＲＣＬＫは
Ｑ時を選択した場合（ＶＡＲ／ＱＳＬＴは高い）に１／
２のフレーム・レートで動作する。

【０１１３】ＤＳＰ１４はＶＡＲＣＬＫ信号のサンプル
採取をする。そしてサンプル採取時の状態に依存して電
圧デジタル値の時間的遅れを制御する。ＤＰＳの記憶装
置には、相１の電圧デジタル値に対して８つの記憶場所
（ＶＳＡ）、相２の電圧デジタル値に対して８つ（ＶＳ
Ｂ）そして相３の電圧デジタル値に対して８つの（ＶＳ
Ｃ）記憶場所が設けられている。ＶＡＲＣＬＫ信号が高
くなる度に新しい組の電圧デジタル値が記憶場所に負荷
される。既に記憶されているものは１つの場所移動し、
最も古い組の電圧デジタル値はその対応する電流デジタ
ル値との掛け算に利用されることになる。すなわち、８
つの記憶場所に最も早く受け入れされる最古のデジタル
値はその場所から移動してその対応する電流デジタル値
と掛け算される。バール時を選択すると、この遅延は２
４フレーム（８つの記憶場所×１／３フレーム・レート
でのＶＡＲＣＬＫ）であり、Ｑ時を選択すると、その遅
延は１６フレーム（１／２フレーム・レートでのＶＡＲ
ＣＬＫ）である。第１５図に示したように、フレーム・
レートは１／３ＤＳＰリセット・レートであるから、７
２ＤＳＰサイクルのバール時遅れと４８ＤＳＰサイクル
のＱ時遅れとなる。ＤＳＰリセット・レートは１７．２
行キロヘルツ又は２８８リセット・サイクル／６０ヘル
ツ・サイクルである（第４図参照）。２８８サイクルか
ら７２ＤＳＰサイクルのバール時遅れは１／４である。
３６０度の１／４は９０度である。同様に、Ｑ時の遅れ
は６０度である。

【０１１４】ＤＳＰには２つの積分器があり、１つは電
流および相電圧の入力の積の和を累算するワット時積分
器、そして第２の積分器は入力電流と遅延電圧との積の
和を累算するバール時積分器である。例えば、第１５図
を参照すると、ＶＡＲＣＬＫが高いとき、最初のＤＳＰ
サイクルの間に、電流ＩＳＡは電圧ＶＳＡと乗算され
て、その積がワット時の積分器に加算される。次に電流
ＩＳＡが。遅延電圧ＶＳＡと乗算されて、バール時の積
分器に加えられる。ＩＳＢ，ＶＳＢ，ＩＳＣ，ＶＳＣの
掛け算は選択されたメータの型式（タイプ）に合わせて
従う。これらのフレームの間、ＶＡＲＣＬＫ信号が低い
ときには、バール時（又はＱ時）は計算されない。

【０１１５】前記のように、ＤＳＰへのＶＡＲ／ＱＳＬ
ＣＴ信号はＤＳＰにバール時を計算するのかＱ時を計算
するのかを知らせる。バール時およびＱ時の計算にはそ
れぞれ別のしきい値が必要である。すなわち、選択され
たメータの型式（タイプ）に対してバール時の計算をす
るときに１つのしさい値が必要であり、Ｑ時の計算のと
きに別のしきい値が必要である。ＤＳＰにおいて、これ
らのしきい値は選択したメータの型式（タイプ）のしき
い値をバー時の計算の場合には３で割る、又は選択した
メータの型式（タイプ）のしきい値をＱ時の計算には２
で割ることによって計算される。これが行われる方法は
ＤＳＰ１４の動作に関して次に説明する。

【０１１６】電子電力量計は計量される広範囲の値に渡
って高精度を有する必要がある。典型的に、これらのメ
ータの誤差はエネルギーの測定値の１％以下に限定する
必要がある。一方測定される電流は１〜２００アンペア
の範囲に及ぶ。０．１／１アンペアの範囲の電流では若
干低い精度が許容される。メータへの入力電流の全範囲
は約０．１〜２００アンペア（１：２０００の範囲）で
ある。その電流はより小さい値に縮小することができる
が、変動範囲は依然として１：２０００である。あると
きに別のとさよりも２０００倍も大きい電流の正確な測
定は困難な問題である。この問題は、本発明においては
最低電流信号レベルが大さい電流信号レベルに殆ど匹敵
するように測定される入力電流信号をスケーリングす
る。従って電子電力量計における次の測定回路が動作し
なければならない全範囲を小さくすることによって解決
される。さらに、これらの次の回路も、全体の結果が入
力値を正確に表わすように入力電流信号のスケーリング
を適当に補償できなければならない。この問題の１の解
決法が本発明の出願人と同一出願人による米国特許第
４，７６１，６０６号に記載されている．この特許は、
自動範囲切換装置を開示しているが、その装置はアナロ
グ積分型の電子電力量計に適するが、本発明の意図する
型式（タイプ）のデジタル電子電力量計には適さない。
さらに、この特許において用いられているスケーリング
法は異なる巻線の数種の変流器巻線の１つを選択するこ
とに基づいた基本可変スケーリング法と併用された。こ
の方法は必要な余分の巻繰および相互接続に伴う信頼性
の低下と共にコスト増という欠点がある。さらに、変流
器の電気特性はこれらの巻線と共に変わって、回路の動
作に有害な可変電気特性をもたらす。本発明は、これら
の欠点を変流器に余分の２次巻線を必要としない回路構
成にする方法を提供することによって解決している。

【０１１７】第１８図は、第１図および第３図に関して
前に説明した自動範囲選択器２６の略図である。ＩＭＵ
Ｘ４８から多重送信された入力電流信号ＩＳＡ−ＩＳＣ
は前記ＩＩＮ信号として第１８図で一般に５２で示した
切換利得制御器の入力端子へ提供される。ＩＩＮ信号は
複数のＣＭＯＳトランジスタ・スイッチ１１４，１１
６，１１８および１２０に印加される。これらトランジ
スタの切換えは、範囲選択記憶フリップ−フロップ１２
２から各トランジスタのゲート電極へ印加される前記Ｅ
Ｎ１６信号によって制御される。トランジスタ１１６と
１２０のドレイン電極は一緒に接続されて、前記電流−
電圧変換器５４の負（−）入力端子へ接続される。変換
器５４はその正（＋）の入力端子を接地している。入力
信号ＩＩＮは変換器５４を介して信号ＩＶＣ ＯＵＴに
よって出力端子に示したように入力電流に比例する電圧
信号に変換される。そのＩＶＣ ＯＵＴ信号は第３図に
関連して前に説明した利得調整器５６へ印加される。２
つの抵抗器Ｒ１とＲ２は１２４の所で一緒に接続され、
さらに変換器５４のポーカ端子の１２６に接続される。
抵抗器Ｒ１の他端はトランジスタ・スイッチ１１４と１
１６のドレインおよびソース電極の接続点１３０に接続
される。同様に、抵抗器Ｒ２の他端はトランジスタ１１
８と１２０のドレインとソース電極間の接続点１２８で
結合される。

【０１１８】第１８図と共に第３図に示した利得調整器
５６に言及する。図示のように、ＩＯＵＴ信号はＳＷ５
８を介して電流Ａ−Ｄ変換器へ提供される。さらに、Ｉ
ＯＵＴ信号は、２つの電圧コンパレータ１３４と１３６
からなる二重コンパレータ１３２の入力端子へ提供され
る。ＩＯＵＴ信号はコンパレータ１３４の正（＋）入力
端子と共にコンパレータ１３６の正（＋）の入力端子へ
印加される。コンパレータ１３４の負（−）入力端子は
第２図の精密電圧基準器３４によって提供される＋ＶＴ
基準電圧へ接続される。同様に、コンパレータ１３６の
負（−）入力端子は精密比較源３４からの−ＶＴ基準電
圧へ接続される。コンパレータ１３４および１３６の各
々の出力は、フリップ−フロップ１４０のデータ入力端
子へＲＡＮＧＥ信号を提供する排他的ＮＯＲゲート１３
８の入力端子へ印加される。

【０１１９】ＡＤＣＬＫおよびＩＳＡＭＰＬＥの信号は
第１８図に一般に６０で示した範囲選択器へ提供され
る。ＩＳＡＭＰＬＥ信号は４で割るカウンタ１４２のリ
セット入力端子（Ｒ），フリップ−フロップ１４０のセ
ット（Ｓ）入力端子および記憶フリップ−フロップ１２
２の入力クロック端子（Ｃ）へ印加される。ＡＤＣＬＫ
信号はＲＡＮＧＥ ＣＬＯＣＫで示した出力信号を発生
するカウンタ１４２に記時する。その出力信号はフリッ
プ−フロップ１４０のクロック（Ｃ）入力端子へ

【０１２０】

【外４】

【０１２１】第１８図と共に第１４図に示すように、範
囲選択器はＩＳＡＭＰＬＥパルスで付勢される。従っ
て、切換利得制御器５２の入力端子に現われる入力電流
ＩＩＮの各電流試料（サンプル）に対して範囲が選択さ
れることがわかる。ＩＳＡＭＰＬＥ信号が第１４図に示
したように高くなると、÷４カウンタ１４２はリセット
されるそして同時にフリップ−フロップ１４０がセット
される。記録フリップ−フロップ１２２のデータ入力端
子は精密電圧基準器３４からの＋Ｖ電圧出力端子へ接続
される。従って、ＩＳＡＭＰＬＥ信号は、（Ｃ）フリッ
プ−フロップ１２２のクロック端子とで正（＋）のとき
記憶フリップフロップ１２２をセットする。第１４図に
示したように、フリップ−フロップ１２２がセットされ
ているとき

【０１２２】

【外５】

【０１２３】第１４図に示すように、ＩＳＡＭＰＬＥ信
号が÷４カウンタ１４２をリセットさせると、そのカウ
ンタ１４２はＡＤＣＫパルスを計数し始める。カウンタ
１４２が中断するとき、それは第１４図に示したＲＡＮ
ＧＥ ＣＬＯＣＫ信号を発生する。

【０１２４】そしてその信号はフリップ−フロップ１４
０のＣ入力端子へ印加される。この時にフリップ−フロ
ップ１４０は排他的ＮＯＲゲート１３８からのＲＡＮＧ
Ｅ信号の２進状態の出力を把握する。そのＲＡＮＧＥ信
号が低いと、それはフリップ

【０１２５】

【外６】

【０１２６】高くしてリセット信号を記憶フリップ−フ
ロップ１２２の入力端子へ印加する。フリップ−フロッ
プ１２２がリセットされると、その出力信号ＥＮ１６は
正になり、従ってＤＳＰ１４にメータが入力電源に対し
て低い範囲を選択したことを知らせる。一方、ＲＡＮＧ
Ｅ ＣＬＯＣＫが発生されているときに、ＲＡＮＧＥ信
号が高い又は２進法の１であると、フリップ−フロップ
１４０はＩＳＡＭＰＬＥ信号によって先に与えられたセ
ットのままになり、フリップ−フロップ１４０の

【０１２７】

【外７】

【０１２８】の状態のままである。 この状態におい
て、プロセッサはメータが入力電流に対して高い範囲の
ままであることを通知される。

【０１２９】第１８図の範囲選択器２６の動作をさらに
十分に理解するために、トランジスタ・スイッチ１１４
と１１８に印加されるＩＩＮ信号を説明する。前述のよ
うに、最初にＥＮ１６の信号は低いから範囲選択器を高
電流範囲モードにさせる。ＥＮ１６の信号が低いと、ト
ランジスタ１１４と１１６は共に伝導にされるので、Ｉ
ＩＮ電流を増幅器５４の負入力端子へ印加させることが
できる。これらトランジスタの伝導は増幅器５４のＩＶ
Ｃ ＯＵＴ端子からＲ１を介して電流を印加する。その
電流はトランジスタ１１４と１１６間の接続点１３０で
ＩＩＮ電流と合流される。この電流の和は入力信号を増
幅器５４の負入力端子へ印加して、増幅器５４に入力電
流ＩＩＮに実質的に比例するＩＶＣ信号を発生させる。
このＩＶＣ信号は、利得調整器を通して供給され、電圧
コンパレータ１３４と１３６の正の入力端子へ印加され
る。それらコンパレ一タの動作は、印加される電圧の大
きさに依存する。次の例は、コンパレ一タ１３４と１３
６の動作を説明する最良の方法である。

【０１３０】コンパレータ１３４および１３６の各々の
＋入力端子に印加された入力電圧は＋２ＶＴの大きさで
あると仮定する。この条件下で、＋２ＶＴの電圧は増幅
器１３４の−端子に印加された＋ＶＴ電圧よりも大き
い。従って、その出力は２進法の１である。さらに、増
幅器１３６の＋端子に印加された＋２ＶＴ電圧は増幅器
の−端子に印加された−ＶＴ電圧より正であるから、そ
の出力は同様に２進法の１である。その結果、排他的Ｎ
ＯＲゲート１３８の出力は２進法の１つであり、従っ
て、セットエネーブル（可能）信号をフリップ−フロッ
プ１４０のＤ入力端子を配置する。第１４図からわかる
ように、範囲クロック信号が現われていると

【０１３１】

【外８】

【０１３２】ッサにメータが高電流範囲の動作のままに
選択されていることを知られる。さらに、ＥＮ１６信号
はトランジスタ１１４と１１６を伝導状態に保持し、ト
ランジスタ１１８と１２０を非伝導状態に保つ。第１８
図に示すように、トランジスタ１１８と１２０は切られ
たままであるから、抵抗器Ｒ２は切断されＲ１は接続さ
れ電流をトランジスタ１１４と１１６間の接続点１３０
へフィードバックさせる。切り換えられた利得制御器５
２の入力端子へ印加されたＩＩＮ電流は抵抗器Ｒ１間の
電圧降下に比例する。従って、増幅器５４からのＩＶＣ
ＯＵＴ信号は利得調整器５６を介してＡ−Ｄ変換器へ
提供される。そして該変換器はその電流試料（サンプ
ル）をＤＳＰプロッセッサへの電流デジタル値として入
力用デジタル値に変換する。

【０１３３】増幅器１３４および１３６も、−２ＶＴ入
力信号がそれらの増幅器の正端子へ印加されるときに＋
２ＶＴ入力信号について記載したように動作する。例え
ば、増幅器１３４の＋端子における−２ＶＴ信号は負端
子に印加された＋ＶＴ信号よりも負である。その結果、
増幅器１３４の＋端子に印加された−２ＶＴ信号はその
入力端子に印加された−ＶＴ信号よりも負である。従っ
て、増幅器１３６の出力は同様に２進法の０になる。そ
の結果、排他的ＮＯＲゲート１３８からの範囲出力信号
は前述のように高くなり、フリップ−フロップ１４０を
セットのままにし、従って、フリップ−フロップ１２２
のリセットをさせない。ＥＮ１６信号は＋２ＶＴの例に
ついて前に記載したように低いままである。

【０１３４】前述のように、ＥＮ１６信号は範囲選択サ
イクルの開始時に常に低いので、範囲選択を高電流範囲
モードにさせる。範囲選択サンプリング期間の開始時の
信号ＩＩＮが低い値であって、利得調整器５６を介して
コンパレータ１３４と１３６へ印加されるＩＶＣ ＯＵ
Ｔ信号が＋１／２ＶＴであると仮定する。＋ＶＴ１／２
信号は増幅器１３４の負入力端子へ印加された＋ＶＴ信
号よりも低い値の正であるから、その増幅器の出力は今
度は２進法の０になる。コンパレータ１３６の正端子に
印加された＋１／２ＶＴ信号は負入力端子に印加された
−ＶＴ信号よりも正であるから、コンパレータ１３６の
出力は２進法の１になる。従って、排他的ＮＯＲゲート
１３８の出力は範囲信号を低くさせてリセット信号をフ
リップ−フロップ１４０のＤ入力に印加させる。ＲＡＮ
ＧＥＣＬＯＣＫが中断してフリップ−フロップ１４０を
クロックすると、それは今度はリセットされて、２進法
の１のリセット信号をフリップ−フロップ１２２のリセ
ット端子に印加させる。これは今度はフリップ−フロッ
プ１２２をリセットさせて、ＥＮ１６信号を正し今度は
トランジスタ１１８と１２０を伝導にさせ、従って、抵
抗器Ｒ２を切り増幅器５４のＩＶＣ ＯＵＴ出力からト
ランジスタ１１８と１２０の接続点１２８へと抵抗器Ｒ
２にスイッチを入れる。より大きな値の抵抗器Ｒ２は今
度はより大きな出力信号を増幅器５４の出力端子に発生
させて、メータの範囲入力端子に提供され小電流ＩＩＮ
信号を補償し、その小電流信号を拡大して＋２ＶＴ信号
がコンパレ一タ１３４と１３６に印加された前記例に匹
敵させる。コンパレータ１３４と１３６は前記のように
それらの正の入力端子に印加された−１／２ＶＴ信号に
応答して動作する。−１／２ＶＴ信号が増幅器１３４と
１３６の両方に印加されると、増幅器１３４の出力は２
進法の０になり、増幅器１３６の出力は２進法の１にな
る。その結果、排他的ＮＯＲゲート１３８からの範囲信
号は２進法の０になり、従ってＥＮ１６信号を前記のよ
うに正にする。

【０１３５】以上の説明から、Ｒ１／Ｒ２の比を２の冪
として選択することによって、種々の試料（サンプル）
の量を結合するために、１つの尺度で採った試料（サン
プル）を別の尺度に変換することはＤＳＰ１４にとって
簡単になる。以下に説明するようにＤＳＰにおいて、こ
れは採取される各試料（サンプル）を表す２進値を算術
的なシフト（桁移動）又は割り算のプロセスによって行
われる。本実施例におけるＲ１：Ｒ２の比は１：１６で
ある。従って、電流のＡ−Ｄ変換器１２”に見られる信
号の変動範囲は係数１６によって２０００：１から１２
５：１に低減される。１６：１以外のＲ２：Ｒ１の比も
使用できる。２の冪である比は、マイクロコンピュータ
のデジタル回路における補償が容易であるという利点が
ある。しかしながら、２つ以上の範囲も使用可能であ
る。例えば、Ｒ１およびＲ２に類似する第３の抵抗器お
よび３つの抵抗器のうちどれを使用すべきかを選択する
ために範囲選択論理回路６０にもう１つの閾値検出器を
使用することによって、第３の範囲を追加することがで
きる。

【０１３６】さらに、以上の説明から、範囲の決定は電
流信号が所定の閾値以下の場合には、高い電流範囲で開
始して低い電流範囲に切り換えて測定することによって
行われることがわかる。また、電流信号が所定の閾値以
上の場合には、低電流範囲で開始して高電流範囲に切り
換えて測定することによって範囲を決定することができ
る。

【０１３７】今度は第１９図〜第２４図を参照してＤＳ
Ｐ（デジタル信号プロセッサ）１４の操作を以下に説明
する。先ず、第１９図はＤＳＰ１４が種々の計算をして
最終的にＷＨ ＯＵＴおよびＶＡＲ／Ｑ ＯＵＴのパル
スを発生するプログラムおよび方法のフローチャート全
体図である。第１９図の説明に当たって、ＤＳＰ１４は
電圧および電流のＡ−Ｄ変換料を基礎にしてその計算を
行うことを思い出す必要がある。すなわち、ＤＳＰは、
第２図に示した時間軸発生器３２からＲＥＳＥＴパルス
の発生するときに開始するＡ−Ｄ変換器からの各Ａ−Ｄ
変換ワードを読む。ＤＳＰは、その計算の全てを極めて
迅速に行うことができる。そして次に待ちサイクルに入
り時間軸発生器からもう１つのリセット信号の受取を待
ち、別のサイクルを開始する。

【０１３８】第１９図に示すように、リセット信号を受
け取ったＤＳＰはＳＴＡＲＴブロックに入る。そしてそ
こから実行ブロックに入り、そこでＤＳＰはＡ−Ｄ変換
器からの新しい又は丁度変換した電圧および電流のワー
ドをＤＳＰに読み込む。ＶおよびＩで示したこれらの新
しい試料（サンプル）はＤＳＰの記憶装置の一時的可変
場所に記憶される。次に、プロセッサは、高範囲又は低
範囲が入力電流試料（サンプル）に用いられたかを決定
するために範囲選択器６０からのＥＮ１６信号が高いか
低いかを見る検査をする。範囲選択器６０が低範囲を選
択していた場合には、プロセッサは次に実行ブロックに
入り、そこで電流試料（サンプル）Ｉを１６で割り、次
にＶＡＲＣＬＫ?判定ブロックに入る。一方、ＥＮ１６
信号が低くて範囲選択器が入力電流試料（サンプル）に
高範囲を選択したことを示す場合には、ＥＮ１６?判定
ブロックのＮｏ分岐を通って出て、ＶＡＲＣＬＫ?判定
ブロックに入る。

【０１３９】ＤＳＰは今度は、バールクロック発生器７
５からのＶＡＲＣＬＫ信号の存在を検査する。前の説明
から、ＤＳＰはＶＡＲＣＬＫ信号が２進法の１又は高い
ときだけバール時又はＱ時を計算することが思い出され
る。この試料（サンプル）のときに、ＶＡＲＣＬＫ信号
が低い場合には、ＶＡＲＣＬＫ?のＮｏ分岐判定ブロッ
クからＳＥＬＥＣＴ ＷＴＨ ＦＲＯＭ ＴＨ０−ＴＨ
２サブルーチン１４４に入る。そのＳＥＬＥＣＴ ＷＴ
Ｈサブルーチン１４４は後で説明するが、その主目的は
選択したメータの型式（タイプ）に対してＤＳＰ記憶装
置に保持されている各種閾値の中の適当な閾値を選択す
ることである。ＳＥＬＥＣＴ ＷＴＨサブルーチンが完
了したら、次に、後で説明するＤＣ ＯＦＦＳＥＴ Ｃ
ＯＭＰＥＮＳＡＴＩＯＮサブルーチン１４６に入る。要
約すると、ＤＣ ＯＦＦＳＥＴサブルーチンの目的は、
前述の各種電圧Ａ−Ｄ変換器回路に生じるＤＣオフセッ
トを補償するためのオフセット値を計算することであ
る。

【０１４０】ＶＡＲＣＬＫ?判定ブロックに戻って説明
する。バールクロック発生器７４からのＶＡＲＣＬＫ信
号は正であると仮定する。その結果、プロセッサはＶＡ
ＲＣＬＫ?判定ブロックのＹｅｓ分岐を出て実行ブロッ
ク１４８に入る。ブロック１４８はＤＳＰ記憶装置に記
憶される前記２４ワード・シフト・レジスタを示す。電
圧相入力信号ＶＳＡ，ＶＳＢおよびＶＳＣの各々に対し
て８つの記憶場所があることは既に述べたが、これらの
記憶場所は新しい電圧試料（サンプル）Ｖの各々が読み
取られる際に押し下げスタック（ｓｔａｃｋ）として機
能する。そして、その新らしい電圧試料（サンプル）Ｖ
はＶＶＡＲ１と呼ばれるこのスタックの１つの場所に移
送される。ＶがＶＶＡＲ１に負荷される際に、そのスタ
ック内のワードは逐次押し下げられ、最古の電圧試料
（サンプル）は１４８に示したようにスタックの底部に
押し下げられ、それによってスタック場所ＶＶＡＲ２３
はＶＶＡＲ２４の下に押し下げられる。また、スタック
で最古の試料（サンプル）であるＶＶＡＲ２４は押し出
されて現在の試料（サンプル）に対するバール時を計算
するために使用されるＤＶＡＲと呼ばれる記憶装置内の
記録場所に入れる。前記の説明から、電圧試料（サンプ
ル）Ｖはバール時の計算には９０度まで、又はＱ時の計
算には６０度まで位相が後れるということが思い出され
る。これらの２つの遅延はブロック１４８で丁度説明し
たスタックで生じたことがわかる。電圧試料（サンプ
ル）の遅れの量はＶＡＲＣＬＫパルスの発生頻度に依存
する。前記の説明から、メータがバール時モードで動作
しているとき、バールクロック信号がある頻度で発生
し、それがスタック１４８を押し下げ、電圧試料（サン
プル）の各々を遅延させて前記９０度の位相遅れを達成
するということが思い出される。従って呼称ＤＶＶＡＲ
はメータがバール時の選択モードにあるときにバール時
計算用の遅延電圧試料（サンプル）を表す。一方、メー
タがＱ時の選択モードにあってＶＡＲＣＬＫ信号の発生
がある頻度で生じている場合、ＤＶＶＡＲ試料（サンプ
ル）の遅れを生じて電圧における前記６０圧シフトが得
られるということが思い出される。

【０１４１】さて、ＤＣ ＯＦＦＳＥＴ ＣＯＭＰＥＮ
ＳＡＴＩＯＮサブルーチン１４６の出力に戻るが、ここ
で÷２?判定ブロックに入る。前の説明から、あるタイ
プ（型式）のメータの電圧試料（サンプル）は適当なＷ
Ｈ ＯＵＴおよびＶａｒ／ＱＯＵＴのパルス繰返数を計
算するために２で割らなければならないことが思い出さ
れる。ＤＳＰがＭＵＸ制御器４２からの÷２の信号の存
在を試験するのは、この判定ブロックで行われる。次の
第８表は、第３図のメータ型式デコード４２によって行
われた÷２の符号解読用方程式における論理を示す。

【０１４２】

【表８】

【０１４３】さらに、第１９図を参照して説明すると、
÷２の信号が存在する場合には、÷２?のブロックから
Ｙｅｓの分岐を経て実行ブロックに入り、そこで電圧試
料（サンプル）が２で割られる。またこの時に、今はＤ
ＶＶＡＲにある後れた電圧試料（サンプル）も２で割ら
れる。割り算信号が存在しない場合には、判定ブロック
のＮｏ分岐を通ってＷＡＴＴ ＩＮＴＥＧＲＡＴＩＯＮ
サブルーチン１５０に入る。このサブルーチンにおい
て、ＤＳＰはそれぞれの電流と電圧試料（サンプル）
（ＩとＶ）を乗算し、それら試料（サンプル）の積をワ
ット時の積分器に累積することによってエネルギー消費
に比例する値を得る。ＷＡＴＴ ＩＮＴＥＧＲＡＴＩＯ
Ｎサブルーチン１５０の完了後、ＳＥＬＥＣＴ ＶＡＲ
／Ｑ ＴＨＲＥＳＨＯＬＤサブルーチン１５２に入る。
このサブルーチンにおいて、ＤＳＰは再びＶＡＲＣＬＫ
パルスの存存を試験してパール時又はＱ時に適当な閾値
であるか否かについての決定をする。そのサブルーチン
１５２には２つの出口点がある。その１つは、ＲＥＳＥ
Ｔ?判定ブロックに入り、もう１つはＶＡＲ ＩＮＴＥ
ＧＲＡＴＩＯＮサブルーチン１５６に入る。サブルーチ
ン１５２において、ＶＡＲＣＬＫ信号が試験が行われて
いる時点で存存しない場合には、ＲＥＳＥＴ?判定ブロ
ックに入りそこでＤＳＰはＲＥＳＥＴパルスが再び発生
するまで循環する。ＲＥＳＥＴパルスを受け取った場合
には、ＤＳＰはＲＥＳＥＴ?判定ブロックのＹｅｓ分岐
を通って再び戻ってＲＥＡＤ ＴＨＥ ＮＥＷ ＶψＩ
ＳＡＭＰＬＥＳの入力端子に入る。一方、試験の時点
でＶＡＲＣＬＫパルスが存在する場合には、ＶＡＲ Ｉ
ＮＴＥＧＲＡＴＩＯＮサブルーチンに入る。ＶＡＲ Ｉ
ＮＴＥＧＲＡＴＩＯＮサブルーチンはワット積分ルーチ
ン１５０の場合と同じように機能する。それは、現時点
の電流試料（サンプル）とＤＶＶＡＲにおける遅延電圧
試料（サンプル）とを乗算して、それら試料（サンプ
ル）の積を電圧積分器に配置し、そこで試料（サンプ
ル）の積は加算そして積分されてＶＡＲ／Ｑ ＯＵＴパ
ルスの発生に対する無効エネルギー消費を得る。

【０１４４】さらに、第１９図を参照して今度はＳＥＬ
ＥＣＴ ＷＴＨサブルーチン１４４を説明する。そのサ
ブルーチンは第２０図に示されている。このサブルーチ
ンはＶＡＲＣＬＫ信号の状態を試験する際に入る。 こ
のサブルーチンにおいてＤＳＰは第３図に示した閾値デ
コード６６からのＴＨ０−ＴＨ２信号の状態を検査す
る。前述のように、ＴＨ０−ＴＨ２信号は本発明によっ
て選択されるメータのタイプ（型式）を規定する。ＳＥ
ＬＥＣＴ ＷＴＨサブルーチン１４４に入る際に、最初
にＴＨ１?判定ブロックに入り、そこでＴＨ１信号の状
態を試験する。ＴＨ１が２進法の０の場合には、Ｎｏ分
岐を通ってＴＨ０?判定ブロックに入り、そこでＴＨ０
の状態を試験する。ＴＨ０が２進法の０の場合には、そ
のブロックのＮｏ分岐を通って出てタイプ（型式）１の
メータが選択されていることを示す。タイプ（型式）１
が選択されている場合には、実行ブロックに入り、そこ
でＴＨと呼称する記録メモリーがメモリー内の一定のＴ
ＨＲＥＳ１場所からの閾値と等しくされる（タイプ（型
式）１のメータに対する閾値）。ＴＨレジスタはメモリ
内の１つの場所であって、選択されたメータに対して特
定の閾値に設定される。ＴＨ１?判定ブロックに戻って
説明する。ＴＨ１が設定されると、ＴＨ０?判定ブロッ
クに入り、そこでＴＨ０の状態が試験される。ＴＨ０が
設定されると、今度は実行ブロックに入り、そこでレジ
スタＴＨが型式（タイプ）２のメータに対して一定の閾
値ＴＨＲＥＳ２が設定される。一方、ＴＨ０が設定され
ない場合には、Ｎｏの分岐を通って判定ブロックに入
り、そこでＴＨレジスタが型式（タイプ）５および型式
（タイプ）６に対する閾値に設定される。

【０１４５】ＴＨレジスタは、前に説明したＴＨ０?判
定ブロックから出ることによって示されたように、型式
（タイプ）３又は型式（タイプ）４のレジスタ用閾値に
設定される。ＴＨレジスタが適当な閾値に一旦セットさ
れると、次にＴＨ２?判定ブロックに入り、ＤＳＰが閾
値６６デコード６６からＴＨ２ビットの状態を試験す
る。このビットの状態は、ＤＳＰにメータの型式（タイ
プ）が白蔵メータか電圧器−定格メータであるかについ
て規定する。ＴＨ２がセットされる場合には、Ｙｅｓの
分岐を介して実行ブロックに入り、そこでＴＨレジスタ
はその現在の値に５／６（０．８３３２５）を掛けた値
に等しくセットし、従って、変圧器−定格メータに対し
ては閾値の大きさに５／６を掛けて下げる。一方、ＴＨ
２がセットされない場合には、自蔵メータであって、従
って、閾値の変更をする必要がなく、ＤＣ ＯＦＦＳＥ
Ｔ ＣＯＭＰＥＮＳＡＴＩＯＮルーチン１４６に入る。

【０１４６】第２１図のＤＣ ＯＦＦＳＥＴサブルーチ
ン１４６について説明する。前述のように、このＤＣ
ＯＦＦＳＥＴサブルーチンの目的は、本発明の型式（タ
イプ）の電子メータにおいて前に説明したＤＣのオフセ
ットの問題を補償することである。ＤＣのオフセットを
補償するために、本発明は６０ヘルツ波形のサイクルの
整数について電圧Ａ−Ｄ変換器１２’による全ての試料
（サンプル）の平均は零の平均値を持たねばならないこ
とを利用する。このオフセットを補償するために、本発
明は固定数のサイクル（本実施例では３２）に対して全
ての電圧試料（サンプル）の和を蓄積し、蓄積されたそ
れら試料（サンプル）の和を試料（サンプル）数（本実
施例では９２１６）で割り、得られた１試料（サンプ
ル）当たりのＤＣオフセットを次の電圧試料（サンプ
ル）から差し引く。この実施例における補正係数又はオ
フセット補償値は６０ヘルツ入力信号の３２サイクル毎
に更新される。

【０１４７】第２１図において、ＤＣ ＯＦＦＳＥＴサ
ブルーチン１４６に入る際に、ＤＳＰは実行ブロックに
入り、そこでＤＳＰのメモリにおけるオフセット整数レ
ジスタ（ＯＦＦＩＮＴと呼ぶ）は、ＯＦＦＩＮＴに前記
電圧試料（サンプル）数で割った電圧試料（サンプル）
Ｖを加えた値と等しく設定される。ＤＳＰは次に第１６
図および第１７図について前に説明した÷３２カウンタ
７６からのＯＦＦＣＬＫ信号の状態を試験する。ＯＦＦ
ＣＬＫ信号が存在する場合には、３２ ６０ヘルツ・サ
イクルが通ったことを示す。次に、Ｙｅｓ分岐を介して
出て実行ブロックに入る。そこでＤＳＰメモリにおける
オフセット・レジスタＯＦＦＲＥＧが、先にＤＣ ＯＦ
ＦＳＥＴサブルーチン１４６に入る際に得られたＯＦＦ
ＩＮＴの値と等しく設定される。この時点で、ＯＦＦＩ
ＮＴ積分器は零に等しく設定される。一方、ＯＦＦＣＬ
Ｋ信号がＤＣオフセット・サブルーチンに入る際に存存
しない場合には、ＤＳＰはＯＦＦＲＥＧレジスタの更新
を迂回して、Ｎｏ分岐を経て実行ブロックに入り、そこ
で、現在の電圧試料（サンプル）＝その電圧試料（サン
プル）−丁度得られたレジスタＯＦＦＲＥＧの内容，
と、設定することによって補償調整が生じる。

【０１４８】遅延した電圧試料（サンプル）ＤＶＶＡＲ
はこの時点でＤＣオフセット補償に対しても調整しなけ
ればならない。従って、ＤＳＰは実行ブロックに入り、
そこで、ＤＶＶＡＲレジスタ＝ＤＶＶＡＲ−レジスタＯ
ＦＦＲＥＧの内容，と、設定される。プログラムは今度
は第１９図のコネクタＡにおいて÷２?判定ブロックへ
出る。そこでＤＳＰは前述のようにデータの処理を続け
る。

【０１４９】第１９図を参照すると、プロセッサが一旦
丁度説明したＤＣ ＯＦＦＳＥＴサブルーチンからコネ
ククＡに入ると、それは前述の方法で÷２?判定ブロッ
クを通って第２２図に示したＷＡＴＴ ＩＮＴＥＧＲＡ
ＴＩＯＮサブルーチン１５０に入る。そのサブルーチン
１５０に入る際に、ＤＳＰは実行ブロックに入り、そこ
でＤＳＰ，ＷＩＮＴのメモリにおけるワット積分器＝Ｗ
ＩＮＴ＋Ｉ×Ｖの積（現在の電流と電圧試料（サンプ
ル））と設定される。プログラムは、次に判定ブロック
に入り、そこでＷＩＮＴの内容が第２０図で説明したよ
うに選択したメータの型式（タイプ）に対して先に得ら
れた閾値レジスタＴＨの内容に等しいか又はそれより大
きいかの試験が行われる。ＷＩＮＴがＴＨより大きい場
合には、プログラムはＹｅｓ分岐を通って実行ブロック
に入り、そこで、ＷＩＮＴ＝ＷＩＮＴ−閾値レジスタＴ
Ｈの内容，と、設定される。プログラムのこの時点で、
選択した特定型式（タイプ）のメータの閾値が積分した
電流と電圧の積の値から差し引かれる。また、この実行
ブロックにおいて、ＤＳＰは出力パルスＷＨ ＯＵＴを
発生する。一方、ＷＩＮＴがＴＨと等しくない又は大き
い場合には、プログラムはＮｏ分岐を介して出る。そし
てこの時点で出力信号を発生しない。そしてプログラム
は、ＳＥＬＥＣＴ ＶＡＲ／Ｑ ＴＨＲＥＳＨＯＬＤ
サブルーチン１５０に入る。

【０１５０】ＳＥＬＥＣＴ ＶＡＲ／ＴＨＲＥＳＨＯＬ
Ｄサブルーチン１５２に入る際に、ＤＳＰが行う第１の
ことはＶＡＲＣＬＫパルスの存在の検査である。ＶＡＲ
ＣＬＫ信号が存存しない場合には、プログラムはコネク
タＢへ行き、そこでＲＥＳＥＴ?判定ブロックに入り、
そこでＤＳＰはＲＥＳＥＴ信号を受け取るまで遊ぶ（空
転する）。一旦リセット信号を受けると、プログラムは
第１９図に示すようにＲＥＳＥＴ?判定ブロックをＹｅ
ｓ分岐を介して出て実行ブロックに戻り、そこで次の電
圧および電流試料（サンプル）ＶとＩをＤＳＰに読み込
む。第２３図に示すように、ＶＡＲＣＬＫ信号が存存す
る場合には、ＶＡＲ／Ｑ ＳＥＬＥＣＴ判定ブロック
に入り、そこでプロセッサはＶＡＲ／Ｑ選択スイッチ７
２からのＶＡＲ／Ｑ ＳＬＣＴ信号の状態を試験する。
スイッチ７２によってバール時が選択されている場合に
は、ＶＡＲ路を経て実行ブロックに入り、そこでバール
に対する別の閾値ＶＴＨ＝選択したメータの型式（タイ
プ）の閾値／３，と、設定される。プログラムは、次に
ＶＡＲ ＩＮＴＥＧＲＡＴＩＯＮサブルーチン１５６に
入る。ＶＡＲ／Ｑ ＳＥＬＥＣＴ判定ブロックについ
て説明すると、選択スイッチ７２がＱを計算せよと指定
した場合には、ＤＳＰはその判定ブロックのＱ分岐を介
して出て実行ブロックに入り、そこで、ＶＴＨ閾値レジ
スタ＝げんざいの閾値／２，と、設定される。ＤＳＰ
は、次に第２４図に示したＶＡＲ ＩＮＴＥＧＲＡＴＩ
ＯＮサブルーチン１５６に入る。

【０１５１】そのＶＡＲ ＩＮＴＥＧＲＡＴＩＯＮサブ
ルーチン１５６は、前に説明したＷＡＴＴ ＩＮＴＥＧ
ＲＡＴＯＲサブルーチン１５０と同じように動作する。
しかしながら、このサブルーチンには、ＶＡＲ（バー
ル）の計算に必要な別の積分器ＶＩＮＴがある。

【０１５２】ＶＡＲ ＩＮＴＥＧＲＡＴＩＯＮサブル
ーチン１５６に入る際に示したように、実行ブロックに
入り、そこで、積分器ＶＩＮＴ＝ＶＩＮＴ（現在の電流
デジタル・ワーク×遅延電圧ワーク・ＤＶＶＡＲ）の
値，と、設定される。次に、ＶＩＮＴの内容がＶＴＨ
（バール積分器の閾値）に等しいか又はそれより大きい
かの試験が行われる。ＶＩＮＴがＶＴＨより大きい場合
には、Ｙｅｓ分岐を通って実行ブロックに入り、そこ
で、ＶＩＮＴ＝ＶＩＮＴ−ＶＴＨ，と、設定される。そ
してＤＳＰは第３図に示したプロセッサ１４のＶＡＲ／
Ｑ ＯＵＴ出力について前に計算したバール時とＱ時
のいずれかに適するパルスを出力する。次に、プロセッ
サは第１９図のコネクタＢにおいてＲＥＳＥＴ?判定ブ
ロックに入り、そこでプロセッサは前述のように別のＲ
ＥＳＥＴ信号を持つ。

【０１５３】さらに、第２４図において、ＶＩＮＴがＶ
ＴＨより小さい場合には、プロセッサはＶＩＮＴからＶ
ＴＨを引かなくて、ＶＡＲ／Ｑ ＯＵＴパルスを提供し
ない。そして次に、Ｎｏ分岐を通ってコネクタＢに入
る。

【０１５４】以上、本発明の望ましい実施例を添付図面
を参照して説明したが、本発明はこれらの実施態様には
限定されず、種々の変化および改良が特許請求の範囲に
規定されている本発明の範囲又は意図から逸脱すること
なく当業者によって実施され得ることが理解される。

【図面の簡単な説明】

【図１】本発明の電子電力量計のブロック図。

【図２】本発明の実施において印加される種々のタイミ
ング信号および基準電圧を示すブロック図。

【図３】本発明の実施態様に従った電子電力量計の詳細
な論理ブロック図。

【図４】本発明の電子電力量計の構成および操作を理解
する上で有用な各種信号のタイミング関係を示すタイミ
ング図。

【図５】本発明の電子電力量計の構成および操作を理解
する上で有用な各種信号のタイミング関係を示すタイミ
ング図。

【図６】本発明の電子電力量計の構成および操作を理解
する上で有用な各種信号のタイミング関係を示すタイミ
ング図。

【図７】本発明の電子電力量計の構成および操作を理解
する上で有用な各種信号のタイミング関係を示すタイミ
ング図。

【図８】本発明の電子電力量計の構成および操作を理解
する上で有用な各種信号のタイミング関係を示すタイミ
ング図。

【図９】本発明の電子電力量計の構成および操作を理解
する上で有用な各種信号のタイミング関係を示すタイミ
ング図。

【図１０】本発明の電子電力量計の構成および操作を理
解する上で有用な各種信号のタイミング関係を示すタイ
ミング図。

【図１１】本発明の電子電力量計の構成および操作を理
解する上で有用な各種信号のタイミング関係を示すタイ
ミング図。

【図１２】本発明の電子電力量計の構成および操作を理
解する上で有用な各種信号のタイミング関係を示すタイ
ミング図。

【図１３】本発明の電子電力量計の構成および操作を理
解する上で有用な各種信号のタイミング関係を示すタイ
ミング図。

【図１４】本発明の電子電力量計の構成および操作を理
解する上で有用な各種信号のタイミング関係を示すタイ
ミング図。

【図１５】本発明の電子電力量計の構成および操作を理
解する上で有用な各種信号のタイミング関係を示すタイ
ミング図。

【図１６】本発明の電子電力量計の構成および操作を理
解する上で有用な各種信号のタイミング関係を示すタイ
ミング図。

【図１７】本発明の実施態様に従って電子電力量計の動
作を試験する電圧およびシステム試験論理の論理回路略
図。

【図１８】デジタル信号プロセッサに選択した電流の範
囲を知らせる手段を含む電子電力量計に印加される入力
電流を白動的にスケーリングする範囲選択回路の略図。

【図１９】本発明の実施態様に従って電子電力量計の操
作を実施すると共にメータのデータを処理するデジタル
信号プロセッサの操作を説明するプログラム・フローチ
ャート図。

【図２０】本発明の実施態様に従って電子電力量計の操
作を実施すると共にメータのデータを処理するデジタル
信号プロセッサの操作を説明するプログラム・フローチ
ャート図。

【図２１】本発明の実施態様に従って電子電力量計の操
作を実施すると共にメータのデータを処理するデジタル
信号プロセッサの操作を説明するプログラム・フローチ
ャート図。

【図２２】本発明の実施態様に従って電子電力量計の操
作を実施すると共にメータのデータを処理するデジタル
信号プロセッサの操作を説明するプログラム・フローチ
ャート図。

【図２３】本発明の実施態様に従って電子電力量計の操
作を実施すると共にメータのデータを処理するデジタル
信号プロセッサの操作を説明するプログラム・フローチ
ャート図。

【図２４】本発明の実施態様に従って電子電力量計の操
作を実施すると共にメータのデータを処理するデジタル
信号プロセッサの操作を説明するプログラム・フローチ
ャート図。

【図２５】自己検査操作中に試験フェイル信号を発生す
る線電流試験回路のブロック図。

【符号の説明】

１０ 電子電力量計 １２，１２’，１２” 電圧及び電流Ａ−Ｄ変換器 １４ デジタル信号プロセッサ １６ クロック発振器 １８ メータ型式選択論理回路 ２０ メータ自己検査論理回路 ２０’ 自己検査論理同路 ２０” 電圧及び線周波数試験論理同路 ２２ 電子記録器 ２４ 表示器 ２６ 自動範囲選択器 ２８ 発振器 ３０ Ａ−Ｄクロック発生器 ３２ 時間軸発生器 ３４ 精密電圧基準器 ３６ 電圧スケーリング及び分離回路 ３８ 電圧マルチプレクサ ４０ 自己検査可能スイッチ ４２ マルチプレクサ制御器 ４４ 電圧イン・デコード回路 ４６ 電流スケーリング及び隔離回路 ４８ 電流マルチプレクサ ５０ 電流相クロック ５２ 切換利得制御同格 ５４ 電流−電圧変換器 ５６ 利得調整器 ５８ 自己検査電圧試験スイッチ ６０ 範囲選択回路 ６２ 型選択器 ６４ 型選択デコーダ ６６ 閾値デコード論理回路 ６８ 自己検査スイッチ ７０ 自己検査可能論理回路 ７２ ＶＡＲ／Ｑ選択スイッチ ７４ パールクロック発生器 ７６ ÷３２割算カウンタ ７８ スイッチ ８０ 演算増幅器 ８４ スイッチ ８６ コンパレータ ８８ 電流源 ９０，９２，９４ ミリセカンド・タイマ ９６ インバータ ９８，１００，１０２ フリップ−フロップ １０４ 線周波数アウトデコード論理回路 １０４，１０６ ＮＡＮＤゲート １０８，１１０ ＯＲゲート １１２ ＡＮＤゲート １１４，１１６，１１８，１２０ トランジスタ・ス
イッチ １２２ 派印選択メセリ−フリップ−フロップ １３２ ２重コンパレータ １３４，１３６ 電圧コンパレータ １４０ フリップ−フロップ １４４ ＳＥＬＥＣＴ ＷＴＨサブルーチン １４６ ＤＣオフセット補償サブルーチン １４８ ワード・シフト・レジスタ １５０ ワット積分サブルーチン １５２ 選択ＶＡＲ／Ｑ閾値サブルーチン １５６ バール積分サブルーチン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 モーリス・ジョセフ・オーレット アメリカ合衆国、メイン州 03906、ノー ス ベルウィック、オークウッズ ロード （番地なし) (72)発明者 メールダッド・ネガーバンーハー アメリカ合衆国、カリフォルニア州 92715、アーヴィン、モンテレグロ 12 (72)発明者 バートラム・ホワイト アメリカ合衆国、カリフォルニア州 92715、シーダー リッジ ５

Claims (4)

【特許請求の範囲】
1. 【請求項１】 負荷と多相配電システムとの間に接続さ
   れていて、配電システムによって供給されて負荷によっ
   て消費される電気エネルギーを計量する計量手段を有す
   る、電気エネルギーを測定するメータにおいて、 前記計量手段が、（１）配電システムによって供給され
   る複数の相電圧信号に応答して、これらの相電圧信号の
   各々をその大きさを表すそれぞれのディジタル値に変換
   する手段；（２）前記変換手段に応答して、前記ディジ
   タル値を監視して、前記相電圧信号のいずれかの大きさ
   が所定の最小値より低い場合に論理レベル信号を発生す
   る電圧デコード手段；（３）前記論理レベル信号に応答
   して、前記相電圧信号のいずれかの大きさが所定の期間
   にわたって所定の最小値より低い場合に電圧フェイル信
   号を発生するタイマ手段；および（４）外部からの当該
   メータに対する作動に応答して、前記変換手段の動作を
   診断試験して、前記変換手段が診断試験に合格しなかっ
   た場合にはシステム・フェイル信号を発生する自己検査
   論理手段を含み、 当該メータが、前記計量手段に動作上接続されていて、
   負荷によって消費された電気エネルギーの量に基づいた
   データを記録し、且つ前記電圧フェイル信号およびシス
   テム・フェイル信号の発生を記録する電子レジスタ手段
   を備えていることを特徴とする、電気エネルギーを測定
   するメータ。
2. 【請求項２】 前記タイマ手段が、前記相電圧信号のい
   ずれかの大きさが所定の期間よりも長く持続して所定の
   最小値より低い場合に電圧フェイル信号を発生する手段
   を有している請求項１記載のメータ。
3. 【請求項３】 前記計量手段が更に、複数の多相配電線
   に接続されていて、これらの線の電流を検出して、負荷
   に供給される電流に比例する複数のスケーリングされた
   線電流信号を発生する電流検出手段を含み、前記自己検
   査論理手段が更に、前記電流検出手段の動作を診断試験
   して、前記電流検出手段が診断試験に合格しなかった場
   合にシステム・フェイル信号を発生する手段を含んでい
   る請求項１記載のメータ。
4. 【請求項４】 負荷と多相配電システムとの間に接続さ
   れていて、配電システムによって供給されて負荷によっ
   て消費される電気エネルギーを計量する計量手段を有す
   る、電気エネルギーを測定するメータにおいて、 前記計量手段が、（１）多相配電システムのいずれかの
   相が所定の期間にわたって損失を生じている場合に電力
   フェイル信号を発生する手段；および（２）外部からの
   当該メータに対する作動に応答して、前記電力フェイル
   信号発生手段の動作を診断試験して、前記電力フェイル
   信号発生手段が診断試験に合格しなかった場合にシステ
   ム・フェイル信号を発生する自己検査論理手段を含み、 当該メータが、前記計量手段に動作上接続されていて、
   負荷によって消費された電気エネルギーの量に基づいた
   データを記録し、且つ前記電力フェイル信号およびシス
   テム・フェイル信号の発生を記録する電子レジスタ手段
   を備えていることを特徴とする、電気エネルギーを測定
   するメータ。