JPH03116776A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPH03116776A JPH03116776A JP1254260A JP25426089A JPH03116776A JP H03116776 A JPH03116776 A JP H03116776A JP 1254260 A JP1254260 A JP 1254260A JP 25426089 A JP25426089 A JP 25426089A JP H03116776 A JPH03116776 A JP H03116776A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にメモリセルアレイ
に隣接して配置したセンス増幅器列を有する半導体記憶
装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a sense amplifier array arranged adjacent to a memory cell array.
第4図は、従来のダイナミック型半導体記憶装置のセン
ス増幅器の回路図であるが、このセンス増幅器は、トラ
ンジスタQ1かトランジスタQ2のどちらかオンした方
に接続されたデイジット線りまたはデイジット線百の電
位を共通接続線1と同電位にすることにより、デイジッ
ト線りとディジ、ト線■の間に生じた微小な電位差を増
幅し、次段へ伝える働きをする。そのためわずかな条件
の違いが、その性能に大きく影唇する。FIG. 4 is a circuit diagram of a sense amplifier of a conventional dynamic semiconductor memory device. By making the potential the same as that of the common connection line 1, it serves to amplify the minute potential difference that occurs between the digit line and the digit line (2) and transmit it to the next stage. Therefore, slight differences in conditions can greatly affect its performance.
このため従来この種のセンス増幅器を列状に配置する場
合、製造上で発生するデイジット線りと百のバラツキを
軽減したり、寄生容量を少なくできるように工夫されて
いる。For this reason, conventionally, when this type of sense amplifiers are arranged in a row, devises have been made to reduce variations in digit line and 100 degrees that occur during manufacturing, and to reduce parasitic capacitance.
第2図及び第3図はいずれも従来のセンスアンプ列の例
を示すパターン配置図である。Both FIGS. 2 and 3 are pattern layout diagrams showing examples of conventional sense amplifier arrays.
図において、デイジット線D11丁T(多結晶シリコン
膜で構成されている。)、トランジスタQ11、Ql
2が第4図に示したセンス増幅器を構成している。同様
にデイジット線Dn、Dn、トランジスタQnl、Qn
2は他のセンス増幅器を構成している。なお、便宜上平
行斜線を附した部分はアルミニウム配線であり、太線で
囲った部分にトランジスタが形成されている。In the figure, digit line D11 (made of polycrystalline silicon film), transistors Q11, Ql
2 constitutes the sense amplifier shown in FIG. Similarly, digit lines Dn, Dn, transistors Qnl, Qn
2 constitutes another sense amplifier. Note that, for convenience, the portions marked with parallel hatching are aluminum wiring, and the portions surrounded by thick lines are transistors formed.
集積回路の微細化が進むにつれて、配線の底面で生じる
寄生容量だけでなく、並行する配線間で生じる寄生容量
の影響を無視できなくなってきた。As integrated circuits become increasingly finer, it has become impossible to ignore the influence of not only the parasitic capacitance that occurs at the bottom of interconnects, but also the parasitic capacitance that occurs between parallel interconnects.
上述した従来のセンス増幅器列では、最端部のセンス増
幅器でデイジット線が隣接する信号線を持たない配置と
なり、他のセンス増幅器と異なる条件を持つことになる
。従って、センス増幅器にアンバランスが生じ、半導体
記憶装置の均一性が損なわれるという欠点がある。In the conventional sense amplifier array described above, the digit line of the sense amplifier at the end has no adjacent signal line, and has different conditions from other sense amplifiers. Therefore, there is a drawback that an imbalance occurs in the sense amplifier, and the uniformity of the semiconductor memory device is impaired.
本発明は、メモリセルアレイに隣接してセンス増幅器列
を配置した半導体記憶装置において、前記センス増幅器
列の最端部には、センス増幅器の共通接続線が配置され
ているというものである。According to the present invention, in a semiconductor memory device in which a sense amplifier column is arranged adjacent to a memory cell array, a common connection line of the sense amplifiers is arranged at the end of the sense amplifier column.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例のセンス増幅器列を示すパタ
ーン配置図である。FIG. 1 is a pattern layout diagram showing a sense amplifier array according to an embodiment of the present invention.
例えばトランジスタQllは太線で囲まれた領域に設け
られているが、デイジット線丁Tがゲートであり、その
左側にソース領域、右側にドレイン領域が設けられてい
る。Qllのソース領域はコンタク)Cで共通接続線1
に接続され、ドレイン領域は同様にしてデイジット線D
1に接続されている。そうしてデイジット線D1はQ’
l 1のドレインに接続されるとともにQl2のゲート
に接続され、同様にDIはQllのゲート及びQl2の
ドレインに接続されている。又、Dlと丁Tは図示のよ
うに交差して配置されている。For example, the transistor Qll is provided in a region surrounded by a thick line, and the digit line T is the gate, and the source region and the drain region are provided on the left side and right side of the gate, respectively. The source region of Qll is a contact) common connection line 1 at C.
, and the drain region is similarly connected to the digit line D.
Connected to 1. Then the digit line D1 becomes Q'
It is connected to the drain of l1 and to the gate of Ql2, and similarly DI is connected to the gate of Qll and the drain of Ql2. Further, Dl and D1 are arranged to intersect with each other as shown in the figure.
Ql 1.Ql 2.DI、DIで左’)it端部’)
センス増幅器列を構成し、Qnl、、Qn2.Dn。Ql 1. Ql 2. DI, DI left ')it end')
A sense amplifier array is configured, Qnl, , Qn2 . Dn.
丁子で右の最端部のセンス増幅器列を構成している。そ
うして、互いに隣接するセンス増幅器列はその形状にお
いてほぼ鏡映対称をなしている。The cloves make up the farthest sense amplifier row on the right. Thus, adjacent rows of sense amplifiers are substantially mirror symmetrical in shape.
このセンス増幅器列では最端部に、共通接続線が配置さ
れデイジット線は配置されていない。In this sense amplifier array, a common connection line is arranged at the end, and no digit line is arranged.
従って最端部のセンス増幅器の、特にデイジット線がそ
の寄生容量に関して、他のセンス増幅器とアンバランス
になることは防がれている。Therefore, the endmost sense amplifier, especially the digit line, is prevented from becoming unbalanced with other sense amplifiers with respect to its parasitic capacitance.
以上説明したように本発明は、センス増幅器を交互に鏡
映対称となる形状にしセンス増幅器列の最端部に共通接
続線を配置することによりセンス増幅器のアンバランス
を防ぎ、半導体記憶装置の特性の均一化を図ることがで
きる効果がある。As explained above, the present invention prevents unbalance of the sense amplifiers by alternately making the sense amplifiers mirror-symmetrical and arranging the common connection line at the end of the sense amplifier array, thereby improving the characteristics of the semiconductor memory device. This has the effect of making it more uniform.
第1図は本発明の一実施例の、第2図及び第3図はそれ
ぞれ2つの従来例のセンス増幅器列を示すパターン配置
図、第4図はセンス増幅器の回路図である。
1・・・・・・共通接続線、D、D、DI、丁T、・・
・Dn、丁子・・・・・・デイジット線、Ql、Q2.
Ql 1゜Q 12 、−、 Qn 1 、 Qn 2
=MO3)ランジスタ。FIG. 1 is a pattern layout diagram showing one embodiment of the present invention, FIGS. 2 and 3 are pattern layout diagrams showing two conventional sense amplifier arrays, and FIG. 4 is a circuit diagram of the sense amplifiers. 1...Common connection line, D, D, DI, Ding T,...
・Dn, clove... digit line, Ql, Q2.
Ql 1゜Q 12 , -, Qn 1 , Qn 2
= MO3) transistor.
Claims (2)
置した半導体記憶装置において、前記センス増幅器列の
最端部には、センス増幅器の共通接続線が配置されてい
ることを特徴とする半導体記憶装置。(1) A semiconductor memory device in which a sense amplifier row is arranged adjacent to a memory cell array, wherein a common connection line of the sense amplifiers is arranged at the end of the sense amplifier row. .
ある請求項(1)記載の半導体記憶装置。(2) The semiconductor memory device according to claim (1), wherein the shapes of adjacent sense amplifiers are mirror symmetrical to each other.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1254260A JPH03116776A (en) | 1989-09-28 | 1989-09-28 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1254260A JPH03116776A (en) | 1989-09-28 | 1989-09-28 | Semiconductor storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03116776A true JPH03116776A (en) | 1991-05-17 |
Family
ID=17262506
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1254260A Pending JPH03116776A (en) | 1989-09-28 | 1989-09-28 | Semiconductor storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03116776A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6506030B1 (en) | 1999-01-05 | 2003-01-14 | Air Products And Chemicals, Inc. | Reciprocating pumps with linear motor driver |
-
1989
- 1989-09-28 JP JP1254260A patent/JPH03116776A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6506030B1 (en) | 1999-01-05 | 2003-01-14 | Air Products And Chemicals, Inc. | Reciprocating pumps with linear motor driver |
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