JP2904082B2 - Semiconductor integrated circuit - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、差動増幅回路や電流ミラー回路のようなトラ
ンジスタ対が必要な回路を含む半導体集積回路をMOS
型電界効果トランジスタを用いて実現する場合の、ゲー
ト電極のレイアウトに関るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly, to a semiconductor integrated circuit including a circuit requiring a transistor pair such as a differential amplifier circuit or a current mirror circuit.
The present invention relates to a layout of a gate electrode in the case of using a field effect transistor.
【0002】[0002]
【従来の技術】半導体基板上でMOS型電界効果トラン
ジスタ(以後、MOSトランジスタと記す)を用いて回
路を構成する場合、電流ミラー回路や図2にその一例の
回路図を示す差動増幅回路などのようなトランジスタ対
が必要な回路に、しばしばペアMOSトランジスタが使
用される。そのようなペアMOSトランジスタのレイア
ウトの一例として、図2に示す差動増幅回路中のnチャ
ネル型MOSトランジスタM1 ,M2 のアルミニウム配
線を含むレイアウトを、図3に示す。2. Description of the Related Art When a circuit is formed on a semiconductor substrate using a MOS type field effect transistor (hereinafter, referred to as a MOS transistor), a current mirror circuit, a differential amplifier circuit whose circuit diagram is shown in FIG. A pair MOS transistor is often used in a circuit that requires a transistor pair as described above. As an example of the layout of such a paired MOS transistor, the aluminum distribution of the n-channel type MOS transistors M 1 and M 2 in the differential amplifier circuit shown in FIG.
The layout including the lines is shown in FIG.
【0003】図3を参照して、これらのMOSトランジ
スタは、所謂シリコンゲートMOSトランジスタであ
る。ポリシリコン配線G10の一部がトランジスタM1 の
ゲート電極となっている。同様に、ポリシリコン配線G
20の一部がトランジスタM2 のゲート電極となってい
る。これら二つのポリシリコン配線G10,G20は、共に
U字型に折り曲げられており、各トランジスタM1 ,M
2 のゲート電極が並行になるようにされている。すなわ
ち、ポリシリコン配線G10とポリシリコン配線G20どう
しは、ゲート電極の部分に関して対称なレイアウトとな
っている。それぞれのゲート電極の両側には、それぞれ
のトランジスタのソース領域またはドレイン領域とすべ
く、n+ 拡散層領域1が形成されている。各拡散層領域
1はコンタクト孔6を介して、アルミニウム配線3,
4,5に接続している。図3の場合は、アルミニウム配
線3が、図2中のトランジスタM1 ,M2 のソース電極
を定電流源Iに接続する配線となっている。一方、アル
ミニウム配線4は、トランジスタM1 のドレイン電極を
抵抗R1 に接続する配線である。又、アルミニウム配線
5は、トランジスタM2 のドレイン電極を抵抗R2 に接
続する配線である。Referring to FIG. 3, these MOS transistors are so-called silicon gate MOS transistors. Some of the polysilicon wiring G 10 serves as a gate electrode of the transistor M 1. Similarly, the polysilicon wiring G
Some of the 20 serves as a gate electrode of the transistor M 2. These two polysilicon wirings G 10 , G 20 are both bent into a U-shape, and the respective transistors M 1 , M 20
The two gate electrodes are arranged in parallel. That is, if the polysilicon wiring G 10 and the polysilicon wiring G 20 has a symmetrical layout with respect to the portion of the gate electrode. On both sides of each gate electrode, an n + diffusion layer region 1 is formed to serve as a source region or a drain region of each transistor. Each diffusion layer region 1 is connected to an aluminum wiring 3 through a contact hole 6.
4 and 5 are connected. In the case of FIG. 3, the aluminum wiring 3 is a wiring for connecting the source electrodes of the transistors M 1 and M 2 in FIG. On the other hand, the aluminum wiring 4 is a wiring for connecting the drain electrode of the transistor M 1 to the resistor R 1. Further, the aluminum wiring 5 is a wiring for connecting the drain electrode of the transistor M 2 to the resistor R 2.
【0004】[0004]
【発明が解決しようとする課題】上述した従来のレイア
ウトのペアMOSトランジスタでは、トランジスタM1
とトランジスタM2 との間で電気的特性にアンバランス
が生じ易い。これは製造の際のフォトリソグラフィック
工程で、ポリシリコン配線G10,G20の間で、トランジ
スタM1 ,M2 のチャネル長方向(この場合は、図3の
左右方向)の寸法(以後、ゲート電極長と称する)に相
違が生じるからである。In the paired MOS transistor of the conventional layout described above, the transistor M 1
And easily unbalance occurs in electric characteristics between the transistor M 2. This is a photolithographic process at the time of manufacturing, and the dimension (hereinafter referred to as the gate direction) of the transistors M 1 and M 2 in the channel length direction (in this case, the horizontal direction in FIG. 3 ) is between the polysilicon wirings G 10 and G 20 . This is because a difference occurs in the electrode length).
【0005】すなわち、半導体集積回路においては、同
一基板上に上記のペアMOSトランジスタM1 ,M2 を
用いた差動増幅回路の他にも、様々な信号処理回路が形
成されている。従って、図3にはペアMOSトランジス
タM1 ,M2 しか図示してないが、これらペアMOSト
ランジスタの周囲には別の回路が多数存在していること
になる。ところが、そのようなペアMOSトランジスタ
の周辺に配置される回路は、必ずしもペアMOSトラン
ジスタM1 ,M2 を挟んで全て対称に配置されるわけで
はない。つまり、ゲート電極形成工程前の段階で、基板
の立体的な凹凸状態や表面の粗さなど、ペアMOSトラ
ンジスタM1 ,M2 の周辺の光学的な状態や流体力学的
な状態が、ペアMOSトランジスタを挟んで必らず対称
になっているとは限らない。その結果、ゲート電極形成
工程では、ペアMOSトランジスタの両最外側のポリシ
リコン配線G1L,G2Rがそれぞれの隣接領域の非対称性
の影響を受け、ゲート電極長に差異が生じることにな
る。レジストの露光時には光の干渉の度合に場所ごとの
相違が生じ、又、現像の際には現像液の供給量あるいは
現像で溶解したレジストのその場からの離脱量に差異が
あって、レジストパターン寸法に場所ごとの差異が生じ
るからである。更には、エッチング時に、エッチャント
ガスの供給量差やエッチングで分解されて出るガスの排
出量差が生じ、エッチング量に場所ごとの差異を誘起す
るからでもある。That is, in a semiconductor integrated circuit, various signal processing circuits are formed on the same substrate in addition to the differential amplifier circuit using the paired MOS transistors M 1 and M 2 . Therefore, although only the paired MOS transistors M 1 and M 2 are shown in FIG. 3 , many other circuits exist around these paired MOS transistors. However, circuits arranged around such paired MOS transistors are not necessarily all arranged symmetrically with respect to the paired MOS transistors M 1 and M 2 . That is, before the gate electrode forming step, the optical state and the hydrodynamic state around the paired MOS transistors M 1 and M 2 , such as the three-dimensional unevenness and the surface roughness of the substrate, are changed to the paired MOS transistors. It is not necessarily symmetrical across the transistor. As a result, in the gate electrode forming step, the outermost polysilicon wirings G 1L and G 2R of the paired MOS transistors are affected by the asymmetry of the adjacent regions, and the gate electrode lengths are different. When exposing the resist, the degree of light interference varies from place to place, and at the time of development, there is a difference in the amount of developer supplied or the amount of resist dissolved in the development that has been removed from the spot, resulting in a difference in the resist pattern. This is because there is a difference in dimensions between locations. Further, at the time of etching, a difference in the supply amount of the etchant gas and a difference in the discharge amount of the gas generated by the etching are generated, which causes a difference in the etching amount for each location.
【0006】各トランジスタのゲート電極の寸法にこの
ようなばらつきがあると、ペアMOSトランジスタ
M1 ,M2 の電気的特性に差異が生じる。その結果、ペ
アMOSトランジスタを使用する差動増幅回路ではオフ
セットが発生し、又、電流ミラー回路ではミラー比の精
度が低下してしまう。[0006] If there is such a variation in the size of the gate electrode of each transistor, the electrical characteristics of the paired MOS transistors M 1 and M 2 will differ. As a result, an offset occurs in the differential amplifier circuit using the paired MOS transistors, and the accuracy of the mirror ratio decreases in the current mirror circuit.
【0007】従って本発明は、ペアMOSトランジスタ
を有する半導体集積回路において、フォトリソグラフィ
ック工程における露光、エッチングでのゲート電極の寸
法のばらつきを改善し、ペアMOSトランジスタの電気
的特性の相対精度を高めることを目的とするものであ
る。SUMMARY OF THE INVENTION Accordingly, the present invention provides a semiconductor integrated circuit having a paired MOS transistor, in which the dimensional variation of the gate electrode during exposure and etching in a photolithographic process is improved, and the relative accuracy of the electrical characteristics of the paired MOS transistor is increased. It is intended for.
【0008】[0008]
【課題を解決するための手段】本発明の半導体集積回路
は、それぞれのゲート電極どうしが互いに並行配置され
た第1及び第2のMOS型電界効果トランジスタからな
るトランジスタ対を含む半導体集積回路であって、上記
第1及び第2のMOS型電界効果トランジスタに対し、
各各のゲート電極が前記第1及び第2のゲート電極に並
行配置されて前記第1及び第2のMOS型電界効果トラ
ンジスタを両側から挟む第3及び第4のMOS型電界効
果トランジスタを設けた半導体集積回路である。これに
より、トランジスタ対の周辺に配置される回路のレイア
ウトが非対称であるときに、その非対称性がゲート電極
形成時にトランジスタ対の領域内部に及ぼす非対称的な
光学的、流体力学的影響が遮断されるので、ゲート電極
長にはばらつきが無くなる。The semiconductor integrated circuit of the present invention According to an aspect of the met semiconductor integrated circuit including a first and an transistor pair of the second MOS field effect transistors to each other each of the gate electrodes are juxtaposed to each other Above
For the first and second MOS field effect transistors,
Each gate electrode is arranged in parallel with the first and second gate electrodes.
The first and second MOS field effect transistors are arranged in rows.
Third and fourth MOS field effect devices sandwiching a transistor from both sides
This is a semiconductor integrated circuit provided with a transistor. Thereby, when the layout of the circuits arranged around the transistor pair is asymmetric, the asymmetric optical and hydrodynamic influence that the asymmetry has on the inside of the region of the transistor pair when forming the gate electrode is cut off. Therefore, there is no variation in the gate electrode length.
【0009】本発明の半導体集積回路では、上記第3及
び第4のMOS型電界効果トランジスタのゲート電極が
前記第1及び第2のMOS型電界効果トランジスタのゲ
ート電極材料と同一の材料からなり、前記第1のMOS
型電界効果トランジスタのゲート電極及び前記第2のM
OS型電界効果トランジスタのゲート電極の外側の不純
物領域内に並行に配設されている。これにより、新たに
設ける第3及び第4のMOS型電界効果トランジスタの
ゲート電極配線の下地状態が、トランジスタ対を構成す
るもともとのMOS型電界効果トランジスタにおける下
地状態と同等となるので、フォトリソグラフィック工程
でのゲート電極長のばらつきが更に小さくなる。[0009] In the semiconductor integrated circuit of the present invention , the third and the third aspect are provided.
And the gate electrode of the fourth MOS field effect transistor is
The gates of the first and second MOS field effect transistors are
The first MOS transistor is made of the same material as the gate electrode material.
The gate electrode of the field effect transistor and the second M
Impurities outside the gate electrode of OS type field effect transistors
They are arranged in parallel in the object area. As a result, the underlying state of the gate electrode wirings of the newly provided third and fourth MOS field effect transistors becomes the same as the underlying state of the original MOS field effect transistor forming the transistor pair. In this case, the variation in the gate electrode length is further reduced.
【0010】本発明の半導体集積回路は、上記の半導体
集積回路において、上記第3及び第4のMOS型電界効
果トランジスタのそれぞれのゲート電極が、第3及び第
4のMOS型電界効果トランジスタが遮断状態となる電
位点に接続されていることを特徴とする。ゲート電極を
浮遊状態にしておくと、同一基板上の他の回路から電気
的な影響を受けて導通状態が不安定になることがある
が、本発明では、ゲート電位を固定しているので、この
MOS型電界効果トランジスタの動作は安定している。
しかも、ゲート電位とソース電位とを同電位にしてトラ
ンジスタを遮断状態にしているので、回路設計に際し
て、このトランジスタを考慮する必要は、無い。[0010] The semiconductor integrated circuit according to the present invention is the semiconductor integrated circuit according to the above , wherein the third and fourth MOS field-effect devices are used.
The gate electrodes of the transistor are connected to the third and
4 is connected to a potential point at which the MOS field effect transistor is turned off. If the gate electrode is left floating, the conduction state may be unstable due to electrical influences from other circuits on the same substrate.In the present invention, however, since the gate potential is fixed, The operation of this MOS field effect transistor is stable.
In addition, since the gate potential and the source potential are set to the same potential and the transistor is turned off, there is no need to consider this transistor when designing a circuit.
【0011】[0011]
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図1は、本発明の一実施
の形態によるペアMOSトランジスタの、アルミニウム
配線を含むレイアウト図である。図1を参照して、もと
もとのペアMOSトランジスタM1 ,M2 の両脇に一つ
ずつ新たなMOSトランジスタM3 ,M4 が設けられて
いる点が、図2に示す従来のペアMOSトランジスタと
異っている。これらMOSトランジスタM3 ,M4 のゲ
ート電極G3 ,G4 は、もともとのペアMOSトランジ
スタM1 ,M2 のゲート電極G10,G20に並行で、且つ
それらゲート電極G10,G20を挟むように配置されてい
る。すなわち、トランジスタM3 のゲート電極G3 は、
トランジスタM1 のゲート電極G10のうち外側のゲート
電極G1Lの更に左側に、並行に配置されている。同様
に、トランジスタM4 のゲート電極G4 は、トランジス
タM2 のゲート電極G20のうち外側のゲート電極G2R
の更に右側に、並行に配置されている。これらゲート電
極G3 ,G4 はポリシリコン層からなり、ゲート電極G
10,G20の形成時に、同時にレジストパターン形成、エ
ッチングされる。Next, an embodiment of the present invention will be described with reference to the drawings. 1, a pair of MOS transistors according to an embodiment of the present invention, aluminum
It is a layout diagram including wiring . Referring to FIG. 1, the original pair MOS transistors M 1, that one by one new MOS transistors on both sides of the M 2 M 3, M 4 is provided with a conventional pair MOS transistor shown in FIG. 2 Is different. The gate electrodes G 3 , G 4 of these MOS transistors M 3 , M 4 are parallel to the gate electrodes G 10 , G 20 of the original paired MOS transistors M 1 , M 2 and are connected to the gate electrodes G 10 , G 20 . It is arranged so as to sandwich it. That is, the gate electrode G 3 of the transistor M 3 are,
Further left outside the gate electrode G 1L of the gate electrode G 10 of the transistor M 1, they are arranged in parallel. Similarly, the gate electrode G 4 of the transistor M 4 is outside the gate electrode G 2R of the gate electrode G20 of the transistor M 2
Are arranged in parallel on the further right side of. These gate electrodes G 3 and G 4 are made of a polysilicon layer, and
10, during the formation of G 20, simultaneously forming a resist pattern, is etched.
【0012】トランジスタM3 のゲート電極G3 用のポ
リシリコン配線は、コンタクト孔を介してアルミニウム
配線7に接続し、更にコンタクト孔6を介してn+ 拡散
層領域1Lに接続している。そして、アルミニウム配線
7は、通常、回路中の最低電位点VSS(図示せず)に接
続している。すなわち、トランジスタM3 はゲート電極
とソース電極とが等しく回路中の最低電位にされて、遮
断状態にあるトランジスタである。同様に、トランジス
タM4 のゲート電極G4 用のポリシリコン配線は、コン
タクト孔を介してアルミニウム配線8に接続し、更にコ
ンタクト孔6を介してn+ 拡散層領域1Rに接続してい
る。アルミニウム配線8は、回路中の最低電位点VSSに
接続している。したがって、トランジスタM4 は、ゲー
ト電極とソース電極とが等しく回路中の最低電位にされ
た、遮断状態にあるトランジスタである。[0012] polysilicon wiring for the gate electrode G 3 of the transistor M 3 are, through a contact hole connected to the aluminum wiring 7, and further connected to the n + diffusion layer regions 1L via the contact hole 6. The aluminum wiring 7 is normally connected to the lowest potential point V SS (not shown) in the circuit. That is, the transistor M 3 are being the lowest potential in the same circuit and the gate electrode and the source electrode, a transistor which is in blocking state. Similarly, the polysilicon wiring for the gate electrode G 4 of the transistor M 4 is connected to the aluminum wiring 8 via the contact hole, and further connected to the n + diffusion layer region 1 R via the contact hole 6. The aluminum wiring 8 is connected to the lowest potential point V SS in the circuit. Thus, the transistor M 4 is, and a gate electrode and a source electrode is the minimum potential in the same circuit, a transistor which is in blocking state.
【0013】このように、ペアMOSトランジスタ
M1 ,M2 の更に外側にシリコンゲートMOSトランジ
スタM3 ,M4 を、ゲート電極G3 がゲート電極G1Lに
並行であり、ゲート電極G4 がゲート電極G2Rに並行で
あるようにして配置することにより、ペアMOSトラン
ジスタM1 ,M2 のゲート電極用ポリシリコン配線
G10,G20に対しては、必ず両脇に隣接並行配置された
ポリシリコン配線が存在することになる。従って、ペア
MOSトランジスタの周辺の凹凸状態や表面状態が非対
称であったとしても、本来のトランジスタM1 ,M2 の
外側のゲート電極G1L,G2Rがその非対称性の影響を直
接受けることは、無い。従って、ゲート電極形成の際
に、ゲート電極の部分ごとにレジストパターン形成、エ
ッチングで差異が生じることがなくなる。As described above, the silicon gate MOS transistors M 3 and M 4 are further outside the paired MOS transistors M 1 and M 2 , the gate electrode G 3 is parallel to the gate electrode G 1L , and the gate electrode G 4 is the gate electrode. By arranging the electrodes so as to be parallel to the electrode G 2R , the polysilicon lines G 10 and G 20 for the gate electrodes of the paired MOS transistors M 1 and M 2 must be adjacently arranged on both sides. Silicon wiring will be present. Therefore, even if the irregularities and surface states around the paired MOS transistors are asymmetric, the gate electrodes G 1L and G 2R outside the original transistors M 1 and M 2 are not directly affected by the asymmetry. There is no. Therefore, when forming the gate electrode, there is no difference in the formation and etching of the resist pattern for each gate electrode portion.
【0014】尚、本実施の形態では、もともとのペアM
OSトランジスタM1 ,M2 の両脇に、シリコンゲート
MOSトランジスタM3 ,M4 を形成したが、これまで
の説明から、必ずしもトランジスタである必要はなく、
単にポリシリコン配線であってもよいことは、明かであ
る。但し、MOSトランジスタのゲート電極長がサブミ
クロンオーダーの非常に小さなものである場合は、ゲー
ト電極周辺の凹凸の状態やゲート電極が形成される下地
の表面状態などの微妙な相違がレジストパターン寸法お
よびエッチング量に大きな影響を与え、最終的なMOS
トランジスタのチャネル長、換言すればトランジスタ特
性を大きくばらつかせる。この観点からは、本来のペア
MOSトランジスタM1 ,M2 の外側のゲート電極
G1L,G2Rの外側に設けるポリシリコン配線G3 ,G4
の下地および周辺の状態を、トランジスタM1 ,M2 の
下地および周辺状態と同一になるようにしておく、つま
り、拡散層領域を設けてトランジスタ構造にしておくこ
とが望ましい。その場合、ゲート電極を浮遊状態にして
おくと、同一基板上の他の回路から電気的な影響を受け
て導通状態が不安定になることがあるので、ゲート電位
を固定しておいた方が良い。ゲート電位とソース電位と
を同電位にしておけば、このMOSトランジスタが遮断
状態になるので、回路設計上はこのトランジスタを考慮
する必要がなく、好都合である。In this embodiment, the original pair M
Although the silicon gate MOS transistors M 3 and M 4 are formed on both sides of the OS transistors M 1 and M 2 , the transistors need not be transistors from the above description.
Obviously, it may simply be a polysilicon wiring. However, when the gate electrode length of the MOS transistor is very small, on the order of submicrons, subtle differences such as the state of irregularities around the gate electrode and the surface state of the base on which the gate electrode is formed may be caused by the resist pattern size and A large influence on the amount of etching, the final MOS
The channel length of the transistor, in other words, the transistor characteristics vary greatly. From this point of view, the polysilicon wirings G 3 , G 4 provided outside the gate electrodes G 1L , G 2R outside the original paired MOS transistors M 1 , M 2
It is preferable that the state of the base and the periphery of the transistor M 1 and M 2 be the same as the state of the base and the periphery of the transistors M 1 and M 2 , that is, it is desirable to provide a transistor structure by providing a diffusion layer region. In this case, if the gate electrode is in a floating state, the conductive state may be unstable due to electrical influences from other circuits on the same substrate. Therefore, it is better to fix the gate potential. good. If the gate potential and the source potential are set to the same potential, this MOS transistor is cut off, so that it is not necessary to consider this transistor in circuit design, which is convenient.
【0015】[0015]
【発明の効果】以上説明したように、本発明の半導体集
積回路では、ペアMOSトランジスタを含む半導体集積
回路に対し、ゲート電極材料からなる二つの配線を、ペ
アMOSトランジスタのゲート電極対を挟むように、ペ
アMOSトランジスタそれぞれのゲート電極に並行に、
配設している。これにより本発明によれば、もともとの
ペアMOSトランジスタの中でゲート電極形成時に周辺
の回路から受る光学的、流体力学的影響が全てのゲート
電極で対等となるので、ゲート電極長のばらつきがなく
なる。As described above, in the semiconductor integrated circuit of the present invention, two wirings made of a gate electrode material are provided so as to sandwich the gate electrode pair of the paired MOS transistor in the semiconductor integrated circuit including the paired MOS transistor. In parallel with each gate electrode of the paired MOS transistors,
It is arranged. As a result, according to the present invention, the optical and hydrodynamic effects received from peripheral circuits when forming the gate electrode in the original paired MOS transistors are equal for all the gate electrodes, so that variations in the gate electrode length are reduced. Disappears.
【0016】本発明の半導体集積回路では、上記のゲー
ト電極材料からなる二つの配線が、もともとのペアMO
Sトランジスタの両側の拡散層領域内に配設されて、そ
れぞれMOS型電界効果トランジスタを形成している。
これにより本発明によれば、新たに設けるゲート電極配
線の下地状態が、もともとのペアMOSトランジスタに
おける下地状態と同等となるので、フォトリソグラフィ
ック工程でのゲート電極長のばらつきが更に小さくな
る。In the semiconductor integrated circuit of the present invention, the two wirings made of the above-mentioned gate electrode material are replaced with the original pair MO.
MOS field effect transistors are formed in the diffusion layer regions on both sides of the S transistor, respectively.
As a result, according to the present invention, the base state of the newly provided gate electrode wiring becomes equal to the base state of the original paired MOS transistors, so that the variation in the gate electrode length in the photolithographic process is further reduced.
【0017】本発明の半導体集積回路は、又、上記の半
導体集積回路に対して、ゲート電極材料からなる配線
を、その配線がゲート電極となっているMOSトランジ
スタが遮断状態となる電位点に接続している。これによ
り本発明によれば、新たに設けた、ゲート電極寸法均一
化用のMOSトランジスタが、ゲート電位の定まった遮
断状態のトランジスタとなるので、回路の動作に擾乱を
与えることがなくなり、又、回路設計に際してこのトラ
ンジスタを特に考慮する必要がない。According to the semiconductor integrated circuit of the present invention, a wiring made of a gate electrode material is connected to the above-mentioned semiconductor integrated circuit at a potential point at which a MOS transistor whose gate electrode is a gate electrode is turned off. doing. Thus, according to the present invention, the newly provided MOS transistor for equalizing the dimensions of the gate electrode becomes a transistor in a cut-off state in which the gate potential is fixed, so that the operation of the circuit is not disturbed. It is not necessary to consider this transistor when designing the circuit.
【図1】本発明の一実施の形態による半導体集積回路に
用いたペアMOSトランジスタのレイアウトを示す図お
よび、これを用いた差動増幅回路の回路図である。FIG. 1 is a diagram showing a layout of a paired MOS transistor used in a semiconductor integrated circuit according to an embodiment of the present invention, and a circuit diagram of a differential amplifier circuit using the same.
【図2】差動増幅回路の一例の回路図である。FIG. 2 is a circuit diagram of an example of a differential amplifier circuit.
【図3】図2に示す回路に用いられるペアMOSトラン
ジスタに従来用いられているレイアウトの一例を示す図
である。FIG. 3 is a diagram showing an example of a layout conventionally used for a paired MOS transistor used in the circuit shown in FIG. 2 ;
1,1L,1R n+ 拡散層領域 3,4,5,7,8 アルミニウム配線 M1 ,M2 ,M3 ,M4 MOSトランジスタ G10,G20,G1L,G2R,G3 ,G4 ポリシリコン
配線 R1 ,R2 抵抗 I 定電流源1, 1 L, 1R n + diffusion layer region 3,4,5,7,8 aluminum wiring M 1, M 2, M 3 , M 4 MOS transistors G 10, G 20, G 1L , G 2R, G 3, G 4 polysilicon wiring R 1 , R 2 resistance I constant current source
Claims (2)
配置された第1及び第2のMOS型電界効果トランジス
タからなるトランジスタ対を含む半導体集積回路におい
て、各各のゲート電極が前記第1及び第2のゲート電極に並
行配置されて前記第1及び第2のMOS型電界効果トラ
ンジスタを両側から挟む二つのMOS型電界効果トラン
ジスタであって、ゲート電極が前記第1及び第2のMO
S型電界効果トランジスタのゲート電極材料と同一の材
料からなり、前記第1のMOS型電界効果トランジスタ
のゲート電極及び前記第2のMOS型電界効果トランジ
スタのゲート電極の外側の不純物領域内に並行に配設さ
れた第3及び第4のMOS型電界効果トランジスタを設
け、 前記第3及び第4のMOS型電界効果トランジスタのゲ
ート電極を、第3及び第4の MOS型電界効果トランジ
スタが遮断状態となる電位点に接続したことを特徴とす
る半導体集積回路。1. A semiconductor integrated circuit including a transistor pair composed of first and second MOS field effect transistors in which respective gate electrodes are arranged in parallel with each other, wherein each gate electrode is connected to the first and second gate electrodes. Parallel to the gate electrode
The first and second MOS field effect transistors are arranged in rows.
Two MOS field effect transistors sandwiching the transistor from both sides
A gate electrode having the first and second MOs.
Same material as the gate electrode material of S-type field effect transistor
Said first MOS field effect transistor
Gate electrode and the second MOS field effect transistor
Parallel in the impurity region outside the gate electrode of the
Third and fourth MOS field effect transistors are provided.
Only, gate of said third and fourth MOS field effect transistor
A gate electrode connected to a potential point at which the third and fourth MOS field-effect transistors are turned off.
前記第1乃至第4のMOS型電界効果トランジスタのゲ
ート電極材料が多結晶シリコンであることを特徴とする
半導体集積回路。2. The semiconductor integrated circuit according to claim 1 , wherein
A semiconductor integrated circuit, wherein the gate electrode material of the first to fourth MOS field effect transistors is polycrystalline silicon.
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