JPH03108194A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に入力回路の入力レ
シオを変化させる゛Ｖ導体集積回路に関する。

近年、半導体装置における半導体集積回路は、安定動作
のために入力特性の余裕度の向上が要求されている。そ
の為、半導体集積回路における入力回路の入力レシオを
最適化させる必要がある。

〔従来の技術〕

第４図に、従来の半導体集積回路における入力回路の一
例を示す。第４図は、いわゆるＣＭＯＳインバータロ路
であり、第１の電源ｖＣＣと第２の′ｉｒｉ源ＧＮＤ間
に、Ｐ型ＭＯＳエンハンスメントトランジスタＱａ及び
ＮＷＭＯＳエンハンスメントトランジスタＱ２＋のａ列
回路が接続されたものである。これらトランジスタＱｎ
、Ｑ２１のドレイン側を共通の出力端Ｆ２０とし、ゲー
ト側を同一の入力端Ｆ２１としている。第４図の回路は
、入力＊ｊ’２１からのゲート入力信号により！・ラン
ジスタＱζ、Ｑ２１が導通、非導通の反対動作をする。

これにより、出力端子２０からは入力端子２１の信号状
態と反転した信号を出力するものである。

ところで、第４図のＣＭＯＳインバータで構成されてい
る回路の場合、第５図に示すように、入力ハイレベル側
しきいｌ’ｔＶ１１１と入力【コーレベル側しきい値ｖ
Ｉｔは第１の電源Ｖ。０の電圧に依存するのが一般的で
ある。

そして、このようなＣＭＯＳインバータを、例えば２モ
ードで動作するＥ　Ｐ　ＲＯＭ　（Ｅ　ｒａｓａｂｌｅ
ｐ　ｒｏｇｒａａ＋ａｂｌｅ　　ＲＯＭ　）の入力回路
に使用する場合、入力レシオを読出しモード、書込みモ
ードの何れかに固定し、第１の電源ｖＣｃの７ｈ圧に応
じたしきい値で使用されていた。

（発明が解決しようとする課題） しかし、ＥＰＲＯＭは読出しモードと占込みモードとで
は駆ｅ電圧が異なることから、前述のように入力回路の
入力レシオを読出しモードで設定すると書込みモードで
は不適切となる。従って、浸出ｂモード、占込みモード
それぞれについて入力回路の入力レシオを適切にするこ
とができヂ、半導体集積回路における入力特性の余裕度
が低下するという問題を生じていた。

そこで、本発明は上記課題に鑑みなされたちので、入力
回路における入力特性の余裕度の向上を図る半導体集積
回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図に本発明の原理ブロック図を示す。第１図中、１
は半導体集積回路における入力回路であり、各動作モー
ドによって異なる電源電圧のレベルで使用される。２は
入力回路１における検知部であり、第１の電源■ＰＰと
第２の電源ＧＮＤ閤に接続される。そして、この検知部
２は各動作モードによる１ｎ記異なる電源電圧のレベル
を検知する。

また、３は入力回路１における入力部であり、第３の１
ｆ源ｖＣｃと第２の電源ＧＮＤ間に接続される。

そして、入力部３は検知ｉ！！２の出力信号により、該
異なる電ｍ７ｆｉ圧のレベルに対して所定のしきい値で
動作し、入力端子４からの入り信号に応じて出力端Ｆ５
から出力信号を出力する。

〔作用〕

第１図に示すように、検知部２で各動作モードにおける
電源電圧のレベルを検知し、その出力信号により入力部
３が電ＩＩｌ電圧のレベルに対して所定の入力しきい値
でｖＪ何する。すなわち、検知部２は、第１の電源匂、
の電圧レベル及び第３の電源ｖｃｃの’Ｊ／）レベルの
変化を検知する。そして、入力部３は、検知部２の信号
により、第１の電源ｖＰＰ及び第３の電源ＶＣｃの電圧
レベルが変化しても、入力ＦＦ４からの入力信号に対し
て所定の入力しきい値でｗＪ竹し、出力端子５より出力
信号を出力する。

これにより、各動作モードで電源電圧の電圧レベルが異
なっても、入力回路における入力レシオの適切化を図る
ことができ、入力特性の余裕度を向上させることが可能
となる。

（実施例） 第２図に本発明の一実施例を示す。なお、第２図は、本
発明の半導体集積回路を、ＥＰＲＯＭに使用した場合の
７０ツクＤ路図である。第１図において、半導体集積回
路における入力回路１内の検知部２は、第１の電源ＶＰ
Ｐと第２の電源ＧＮＤ間に、１〕型ＭＯ８Ｉンハンスメ
ントトランジスタ０＋及びＮヤＭＯ８Ｔ、ンハンスメン
トトランジスタＱ２の直列回路が接続され、ゲートには
共に第３の電源■ｃｃより印加される。そして、トラン
ジスタＱ＋　、Ｑ２の共通のドレイン側より出力モード
信号が２段のインバータ回路６．７を介して、入力部３
のモード端子８に出力される。

−ｈ１入力回路１における入力部３は、第３の電源■ｃ
ｃと第２の電源ＧＮＤ問に、Ｐ型ＭＯ８Ｉンハンスメン
トトランジスタＱ３　、ＱＪ及びＮヤＭＯ８Ｉンハンス
メントトランジスタＱ５の直列回路が接続され、ゲート
は共に入力端子４に接続される。また、トランジスタＱ
３にはＰ型ＭＯＳエンハンスメントトランジスタＱ６が
並列に接続され、トランジスタＱ６のゲートはモード端
子８に接続されて検知部２からのモード信号を入力する
。また、トランジスタＱ４　、Ｑｓの共通のドレイン側
より出力端子５に接続され、出力信号を出力する。

そして、ＥＰＲＯＭ９では、入力回路１の出力端子５か
ら入カバッフ？１０．デコーダ１１を介してセル・アレ
イ１２に接続される。また、セル・アレイ１２からはセ
ンスアンプ１３．出力バッ゛ノ？１４を介して出力ｆ４
″Ｆ１５に接続される。ここで、デコーダ１１及びセル
・アレイ１２は第１の電源ＶＰＰより電圧が供給される
。

次に、上記回路の動作を説明する。ここで、ＥＰ　ＲＯ
Ｍ　９は、読出しモードと占込みモードを有しており、
これらのモードによっ゛て第１の電源ｖＰＰ及び第３の
電源■ｃＣの電圧レベルが変化する。

゛また、入力部３のトランジスタＱ３と０６には容量に
おいて、Ｑ３　（Ｑｓの関係を有する１゜まず、読出し
七−ドでは、第１の電源ＶＰＰの電圧喀よ５　（Ｖ）　
、第３の電源Ｖ。０の電圧を５〔ｖ〕とする。従って、
検知部２から入力部３のモード端子８へ出力する信号は
ローレベルとなる。、このとき、入力部３ではトランジ
スタＱ６がオン状態となる。ここで、入力端子４の入力
信号がハイレベルより０−レベルに変化した場合、トラ
ンジスタＱ３　、Ｑ＜はオン状態となり、トランジスタ
Ｑｓはオフ状態となる。この場合、トランジスタ０６は
Ｑ６　＞０３の容量を有していることから、その抵抗弁
を零とみなすことができ、出力端子５に対するプルアッ
プトランジスタはトランジスタＱ４のみとなる。従って
、トランジスタＱ４の入力しきい値（立上りしきい値）
は、第３の電源Ｖ　の電圧５　（Ｖ）に対するしきい値
と同等でトＣ ランジスタＱ４が立上り、出力端子５よりハイレベルの
出力信号を出力する。

一方、ＥＰＲＯＭ９では、出力端子５の出力信号に対し
て正論理で動作するように入力バッフ７１０を設定する
ものとすると、入カバツノ？１０からの信号でデ」−ダ
１１がアドレスを選定し、該アドレスのデータをセル・
アレイ１２（第１の電源ＶＰＰが５（ｖ）のときが読出
しモード）より読出す。そして、センスアンプ１３．出
力バッフ？１４を介して出力端子１５より記憶データを
出力する。なお、入ツノ端子４の入力信号がハイレベル
のときは、トランジスタＱ４がオフ状態、トランジスタ
Ｑｓがオン状態となって、出力端子５よりローレベルの
信号が出力される。従って、正論理動作するＥＰＲＯＭ
９では読出しは行われない。

次に、古込みモードでは、第１の電源ＶＰＰの電圧は１
２．５（Ｖ）、第３の電源■。、の電圧を６（ｖ）とす
る。このＶｐ、＝　１２．５　（Ｖ　）は古込み用とし
ての電源であり■、。−６Ｖは山込みの確認の基準とし
たものである。従って、検知部２から入力部３のモード
端Ｆ８へ出力信号はハイレベル（Ｖ、、＝１２．５Ｖ１
．：対ｔ６Ｖ、、Ｃ＝６Ｖｌ；ｔｏ−ｔ、’ベルの信号
である）となる。このとき、入力部３で【よトランジス
タＱ６はオフ状態（高抵抗）となる。ここで、入力端Ｆ
４の入力信号がハイレベルよりローレベルに変化した場
合、トランジスタＱ３．０４はオン状態となり、トラン
ジスタＱｓはオフ状態となる。この場合、出力端子５に
対するプルアップトランジスタ喀よトランジスタＱ３　
、ＱＪ　となる。また、トランジスタＱ３はＱ６に比べ
て容量が小さいことから抵抗とみなすことができ、ここ
での電圧降下を１（ｖ）となるようにトランジスタＱ３
を選択すると、トランジスタＱ４には５〔Ｖ〕の電源電
圧が印加されることと等価になる。従って、トランジス
タＱ４の入力しきい値（立上りしきい値）は、第３の電
源Ｖ、。の電圧が６〔ｖ〕であっても、電圧５〔Ｖ〕に
対するしきい値と同等でトランジスタＱ４が立上り、出
力ｇ　’Ｆ　５よりハイレベルの出力信号を出力する。

一方、ＥＰＲＯＭ９では、前述と同様に正論理で動作す
るものとすると、入力バッフ７１０からの信号でデコー
ダ１１がアドレスを選定し、該アドレスにデータをセル
・アレイ１２（第１の電源ｖｐｐが１２．５　（Ｖ　）
のときが２１込みモード）に占込む。なお、入力端子４
の入力信号がハイレベルのときは、トランジスタＱ４が
オフ状態、トランジスタＱｓがオン状態となって、出力
端子５よりローレベルの信号が出力される。従って、正
論叩動作するＥＰＲＯＭ９では書込みは行われない。

このように、ＥＰＲＯＭ９の読出しモード又は書込み王
−ドによって第１の電源ＶＰＰ及び第３の電源Ｖ、。の
電圧レベルが異なっても、入力部３のトランジスタＱ４
に供給される電圧は変化しない。

従って、入力しきい値ら変化せずに所定のしきい値でト
ランジスタＱ４が動作することから、入力回路の入力レ
シオを最適化することができ、入力特性の余裕度を向上
させることができる１゜次に、第３図に入力回路１にお
（プる入力部３の他の実施例の回路図を示す。第３図に
おいて、入力部３は、第３の電源ｖＣＣと第２の電源Ｇ
ＮＤ間に、Ｐ型ＭＯ５Ｔ−ンハンスメントトランジスタ
Ｑ４及びＮ型ＭＯ８”ｎンハンスメントトランジスタＱ
ｓの直列回路が接続され、ゲートは共に入力端Ｉ４に接
続されると共に、共通のドレイン側が出力端ｆ５に接続
される。また、出力端子５と第２の電源ＧＮＤ間に、Ｎ
型ＭＯＳエンハンスメントトランジスタＱｙ、Ｑｓの直
列回路が接続される。また、トランジスタＱ７のゲート
は入力Ｅ　’Ｆ４に接続され、トランジスタＱ８のゲー
１−がモード端Ｆ８に接続されるものである。

第３図の回路の勤ｎについて説明する。ここで、ＥＰＲ
ＯＭ９は出力端ｆ５の出力信号に対して負論理で動作す
るものとし、他の条件は第２図と同様とする。まず、読
出しモードのときは、モード端子８には［１−レベルの
信号が入力し、トランジスタＱ８をオフ状態とする。こ
のとき、入力端子４の入力信号がローレベルからハイレ
ベルに変化すると、トランジスタ０４はオフ状態となり
、トランジスタＱｓ　、Ｑｙがオン状態となる。しかし
、トランジスタＱ８がオフ状態であるから、プルダウン
トランジスタはトランジスタＱ５となり、第３の電源Ｖ
Ｃ，（５（Ｖ）　）に対する入力しきい値（立下りしき
い値）で動作する。これによって、第２図と同様にＥＰ
ＲＯＭ９で番ま読出しが行われる。

一方、書込みモードのときは、モード端子８にはハイレ
ベルが入力し、１−ランジスタＱ８をオン状態とする。

このとき、入力端子４の入力信号が０−レベルからハイ
レベルに変化すると、トランジスタ０４はオフ状態とな
り、トランジスタＱｓ。

Ｑ７がオン状態となる。すなわち、占込みモードのとき
はプルダウントランジスタはトランジスタＱｓと、トラ
ンジスタＱｙ　、Ｑｓの直列回路との並列回路になり、
電源電圧の上かによるトランジスタＱ５の増幅をトラン
ジスタＱ７によって相殺するものである（ここで、容Ｆ
ＪＱｙ＜Ｑｓ）。従って、第３の電源ｖｃｃが変化して
も、入力しさいｆｌ（立下りしきい値）は変化すること
なく、ＥＰＲＯＭ９で占込みが行われる。

このように、第２図においてはプルアップトランジスタ
を選択動作させて入力レシオの最適化を図ったが、第３
図のようにプルダウントランジスタを選択動作すること
によっても同様の効果を右するものである。

なお、上記実施例では本発明の半導体集積回路における
入力回路をＥＰＲＯＭの読出し、占込みに使用した場合
を示したが、これに限らｆ１異なる１ｍ電圧で動作させ
るものであれば何れにおいても同様の効果を有するもの
である。

〔発明の効果〕

以上のように本発明によれば、動作モードによって電源
電圧が変化しても、これを検知し、入力部のプルアップ
又はプルダウントランジスタの動作を選択することによ
り、入力回路における入力レシオの適切化を図ることが
でき、これにより入力特性の余裕度を向上させることが
できる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例のブロック回路図、第３図は
第２図における入力部の他の実施例を示した回路図、 第４図は従来の入力回路の一例を示した回路図、第５図
は電源電圧に対する入力しきい値のグラフである。 ３は入力部、 ４は入力端ｒ、 ５は出力端ｆ、 ８はモード端Ｉ、 ９はＥｌ）ＲＯＭ を丞づ。

Claims (1)

1. 【特許請求の範囲】 各動作モードによつて異なる電源電圧のレベルで使用さ
   れる入力回路（１）を備えた半導体集積回路において、 前記入力回路（１）は、 前記各動作モードによる前記異なる電源電圧のレベルを
   検知する検知部（２）と、 該検知部（２）の出力信号により、該異なる電源電圧の
   レベルに対して所定の入力しきい値で動作する入力部（
   ３）と、 を有することを特徴とする半導体集積回路。