JPH0298937A - Heterojunction bipolar transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ヘテロ接合バイポーラトランジスタに関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a heterojunction bipolar transistor.
本発明は、ヘテロ接合バイポーラトランジスタにおいて
、エミッタ領域のベース領域に近接又は接する部分に、
ベース領域とはエツチング特性を異にし且つベース領域
に対してバンドギ中、７ブの大きい化合物半導体層を設
けることによって、ベース領域の薄膜化及びデバイズサ
イズの縮小化を可能にしたものである。The present invention provides, in a heterojunction bipolar transistor, a portion of an emitter region that is close to or in contact with a base region.
By providing a compound semiconductor layer that has different etching characteristics from the base region and has a larger band width of 7 layers than the base region, it is possible to make the base region thinner and to reduce the device size.
第３図は、従来のへテロ接合バイポーラトランジスタの
例である。このヘテロ接合バイポーラトランジスタ（１
）は、半絶縁性ＧａＡｓ基板（２）上に例えばＭＯＣＶ
Ｄ （有機金属気相成長）法によりコレクタ領域（３
）となるｎ−ＧａＡｓ、ベース領域（４）となるｐ”−
ＧａＡｓ、エミッタ領域（５）となるｎ−ＧａＡｓ層（
６）及びｎ’−ＧａＡｓ５（力、を順次エビタキャシル
成長させ、エミッタ領域（５）及びベース？■域（４）
に対してメサエンチングを施してベース電極取出し領域
（８）及びコレクタ電極取出し領域（９）を形成した後
、コレクタ電極（１０）、ベース電極（１１）及びエミ
ッタ電極（１２）を形成して構成される。FIG. 3 is an example of a conventional heterojunction bipolar transistor. This heterojunction bipolar transistor (1
) is, for example, a MOCV on a semi-insulating GaAs substrate (2).
The collector region (3
) is n-GaAs, and p”- is the base region (4).
GaAs, n-GaAs layer (
6) and n'-GaAs5 are sequentially grown to form an emitter region (5) and a base region (4).
After forming a base electrode extraction region (8) and a collector electrode extraction region (9) by performing mesa enching on the electrode, a collector electrode (10), a base electrode (11), and an emitter electrode (12) are formed. Ru.
ヘテロ接合バイポーラトランジスタでは、そのベース領
域の厚さを薄くする程、ベース走行時間が減少するなど
高性能化が期待できる。しかしながら、第３図に示す従
来の構成においてはエピタキシャル成長による多層構造
をメサエッチングしてヘース電極取り出し領域（８）を
形成する際に、ベース領域（３）がある程度以上の厚さ
ｔ、を有してないと、エツチング精度の関係で実用上ベ
ース電極取り出し領域（８）の形成が困難となり、或い
は外部ベース抵抗が増大する（即ち外部ベース領域が薄
くなることによりシート抵抗が上がる）。このため、ベ
ース領域（３）は通常１０００Å以上の厚さが必要とさ
れていた。In a heterojunction bipolar transistor, the thinner the base region is, the higher the performance can be expected, as the base transit time is reduced. However, in the conventional configuration shown in FIG. 3, when the multilayer structure formed by epitaxial growth is mesa-etched to form the Heath electrode lead-out region (8), the base region (3) has a thickness t greater than a certain level. Otherwise, it will be difficult to form the base electrode extraction region (8) in practice due to etching accuracy, or the external base resistance will increase (that is, the sheet resistance will increase as the external base region becomes thinner). For this reason, the base region (3) usually needs to have a thickness of 1000 Å or more.
又、デバイズサイズ即ちエミッタサイズｄ、を小さくす
る技術は多種報告されている。しかし、通常のホトレジ
ストを用いるバターニングではエミ、７タサイズｄ１と
して約１μｍ幅が限界であった。Furthermore, various techniques for reducing the device size, that is, the emitter size d, have been reported. However, in patterning using a normal photoresist, the limit is a width of about 1 .mu.m as the emitter size d1.
本発明は、上述の点に鑑み、ベース厚が薄く且つデバイ
ズサイズが縮小された高性能のへテロ接合バイポーラト
ランジスタを提供するものである。In view of the above-mentioned points, the present invention provides a high-performance heterojunction bipolar transistor with a thin base thickness and a reduced device size.
（課題を解決するための手段〕
本発明は、第１導電形の化合物半導体からなるコレクタ
領域（３６）と、第２導電形の化合物半導体からなるベ
ース領域（３５）と、第１導電形の化合物半導体からな
るエミッタ領域（３４）とを有するヘテロ接合バイポー
ラトランジスタにおいて、エミ・ンタ領域（３４）のベ
ース領域（３５）に近接又は接する部分ニ、ベース領域
（３５）とはエツチング特性を異にし且つベース領域に
対してバンドギャップの大きい化合物半導体層（２５）
を有して構成する。(Means for Solving the Problems) The present invention provides a collector region (36) made of a compound semiconductor of a first conductivity type, a base region (35) made of a compound semiconductor of a second conductivity type, and a base region (35) of a compound semiconductor of a first conductivity type. In a heterojunction bipolar transistor having an emitter region (34) made of a compound semiconductor, the portion of the emitter region (34) adjacent to or in contact with the base region (35) has different etching characteristics from the base region (35). Compound semiconductor layer (25) with a large band gap relative to the base region
It consists of:
エミッタ領域（３４）はそのベース領域（３５）に近接
または接する部分に、ベース領域に対してバンドギャッ
プが大きくてエツチング特性の異なる化合物半導体層（
２５）を有するので、ベース電極取出し領域形成時の選
択エツチング工程でベース領域（３５）がエツチングさ
れることがない。従って十分に薄い（５００Å以下）ベ
ース領域（３５）の形成が可能となる。The emitter region (34) has a compound semiconductor layer (34) in the vicinity of or in contact with the base region (35), which has a larger bandgap and different etching characteristics than the base region.
25), the base region (35) is not etched in the selective etching step when forming the base electrode extraction region. Therefore, it is possible to form a sufficiently thin (500 Å or less) base region (35).
また、ベース領域（３５）の厚さは成長時の厚を維持す
るので、寄生抵抗（外部ベース抵抗）の増加が少ない。Furthermore, since the thickness of the base region (35) remains the same as it was during growth, there is little increase in parasitic resistance (external base resistance).
また、化合物半導体層（２５）によって、ベース領域に
彩りを与えずにエミッタ領域をエツチングできるので、
化合物半導体層（２５）のエツチング時間の制御で実質
的なエミッタサイズｄ２を小さくすることができる。Furthermore, the compound semiconductor layer (25) allows the emitter region to be etched without imparting color to the base region.
By controlling the etching time of the compound semiconductor layer (25), the actual emitter size d2 can be reduced.
以下、図面を参照して本発明によるヘテロ接合バイポー
ラトランジスタの実施例を、その製法と共に説明する。Hereinafter, embodiments of a heterojunction bipolar transistor according to the present invention will be described with reference to the drawings, along with a manufacturing method thereof.
第１図へに示すように半絶縁性のＧａＡｓ基板（２１）
上にコレクタ領域となるｎ−ＧａＡｓ層（２２）、ベー
ス領域となる厚さ５００Å以下、本例では３０（ｌ入程
度のｐ”−Ａ１．Ｇａ１−、Ａｓｆｔｒｉ斜組成層（Ａ
Ｉ組成比Ｘを０から０．３・１こ１１１α次変えた層）
（２３）、例えば厚さ１００人程形成ｎ−八ｉｏ、
＋Ｇａｏ、 ｇＡｓ層（２４）、例えば厚さ５００人程
形成１−ＧａＩｎＰ層（２５）、ｎ−Ａ１．Ｇａ＋−１
ＩＡｓ傾斜組成層（八１組成比Ｘを０．３からＯに順次
変えた層） （２６）及びｎ”−ＧａＡｓＪｉ（２７）
を例えばＭＯＣＶＤ法により順次成長する。As shown in Figure 1, a semi-insulating GaAs substrate (21)
On top is an n-GaAs layer (22) that will become the collector region, and a p"-A1.Ga1-, Asftri diagonal composition layer (A
A layer in which the I composition ratio
(23), for example, about 100 thick n-8io,
+Gao, gAs layer (24), for example about 500 thick formed 1-GaInP layer (25), n-A1. Ga+-1
IAs graded composition layer (layer in which the composition ratio X was sequentially changed from 0.3 to O) (26) and n''-GaAsJi (27)
are sequentially grown by, for example, MOCVD.
ｎ−Ａｌｏ、 ＋Ｇａｏ、 Ｊｓｌ （２４）、ｎ−Ｇ
ａＩｎＰ層（２５）、ｎ−Ａ１．Ｇａ、、Ａｓ傾斜組成
層（２６）及びｎ’−ＧａＡｓ層（２７）はエミッタ領
域となるものである。n-Alo, +Gao, Jsl (24), n-G
aInP layer (25), n-A1. The Ga, As gradient composition layer (26) and the n'-GaAs layer (27) serve as an emitter region.
次に、第１図Ｂに示すようにｎ”−ＧａＡｓ層（２７）
上の所要位置にエミッタ電極（例えばＡｕＧｅ／Ｎｉ）
（２８）を被着形成した後、爾後形成するエミッタ領
域に対応する部分に幅ｄ２を残し、且つベース電極取出
し領域に対応する部分に開口（２９）を有するホ］・レ
ジスト層（３０）を選択的に形成する。Next, as shown in FIG. 1B, an n''-GaAs layer (27) is formed.
Emitter electrode (e.g. AuGe/Ni) at the required position on the
After depositing (28), a resist layer (30) is formed, leaving a width d2 in a portion corresponding to the emitter region to be formed later, and having an opening (29) in a portion corresponding to the base electrode extraction region. Form selectively.
次に、第１図Ｃに示すようにホトレジスト層をマスクに
例えばリン酸系のエツチング液（ｔｌ、ＰＯ，＋Ｈ２Ｏ
＋ＨｚＯｚ）によりｎ’−ＧａＡｓ層（２７）及びｎ−
ＡｌＸＧａ＋−、Ａｓ傾斜組成層（２６）を選択的にエ
ツチングする。このエツチング工程ではｎ−ＧａＩｎＰ
層（２５）はＧａＡｓ、ＡｌＧａＡｓとエツチング特性
が異なるためにエツチングされず、このｎ−Ｇａ１ｎＰ
ＩＩ（２５）でエツチングは止まる。Next, as shown in FIG. 1C, for example, a phosphoric acid-based etching solution (tl, PO, +H2O
+HzOz), the n'-GaAs layer (27) and n-
The AlXGa+-,As gradient composition layer (26) is selectively etched. In this etching process, n-GaInP
The layer (25) is not etched because its etching characteristics are different from GaAs and AlGaAs, and this n-Ga1nP
Etching stops at II (25).
次に、第１図りに示すように例えば塩酸系のエツチング
液（ＨＣＩ＋Ｈ２Ｏ）によりｎ−Ｇａ１ｎＰ Ｎ（２５
）を選択的にエツチングする。このエツチング工程では
ｎ−Ａｌ６．１Ｇａｏ、 ｑＡＳ層（２４）及びｐ”−
ＡＩｘＧａ、−ＸＡｓ傾斜組成層（２３）はエツチング
されず、薄いｎ−Ａｌｅ、 ＋Ｇａｏ、 、Ａｓ層（２
４）でエツチングは止まる。エミツタ幅ｄ２よりｎ−Ｇ
ａｌｎＰ層（２５）の厚さβ１が十分薄ければエツチン
グ時間の制御でｎ−ＧａｌｎＰ層（２５）の幅ｄ、を制
御することができ、即ち実質的なエミッタサイズ（幅）
ｄ３をホトレジスト層（３０）のパターンで決まる幅ｄ
２より小さくすることができる。Next, as shown in the first diagram, n-Ga1nP N(25
) is selectively etched. In this etching process, the n-Al6.1Gao, qAS layer (24) and p''-
The AIxGa, -XAs graded composition layer (23) is not etched, and the thin n-Ale, +Gao, , As layer (23) is not etched.
Etching stops at step 4). n-G from emitter width d2
If the thickness β1 of the AlnP layer (25) is sufficiently thin, the width d of the n-GalnP layer (25) can be controlled by controlling the etching time, that is, the actual emitter size (width)
d3 is the width d determined by the pattern of the photoresist layer (30)
It can be smaller than 2.
次に、第１図已に示すように例えばリン酸系のエツチン
グ液（Ｈ３ＰＯ４＋ＨｚＯ＋ＨｚＯ□）によるライトエ
ツチングにより開口（２９）に臨む薄いｎ−Ａｌｏ、
＋Ｇａ６． ｑＡＳ層（２４）を除去してベース電極取
出し領域（３１）を形成した後、ベースメタル（ＴｉＰ
ｔＡｕ） （３２）を蒸着してベース電極取出し領域（
３１）にベース電極（３３）を形成する。このときホト
レジスト層（３０）が蒸着マスクとなり、ベース電極（
３３）は真性エミッタ領域に近接して形成される。Next, as shown in Figure 1, a thin n-Alo film facing the opening (29) is etched by light etching using, for example, a phosphoric acid-based etching solution (H3PO4+HzO+HzO□).
+Ga6. After removing the qAS layer (24) and forming a base electrode extraction region (31), a base metal (TiP
tAu) (32) to form the base electrode extraction area (
A base electrode (33) is formed on 31). At this time, the photoresist layer (30) serves as a deposition mask, and the base electrode (
33) is formed close to the intrinsic emitter region.
次に、ホトレジスト層（３０）と共に、その上のベース
メタル（３２）をリフトオフした後、ベース電極（３３
）及びエミッタ領域（３４）を含む領域にホトレジスト
層（図示せず）を選択的に形成し、このホトレジスト層
をマスクにｐ”−ＡＩＸＧａＩ−、＾Ｓ傾斜組成層（２
３）を選択的にエツチング除去してコレクタ電極取出し
領域（３８）を形成し、次いでこの領域（３８）にコレ
クタ電極（３７）を形成する。斯くして、ｎ−ＧａＡｓ
層よりなるコレクク令ｒ４Ｊ＄（３６）、ｐ”−Ａ１．
Ｇａ、−、八Ｓ（頃斜組成層よりなるベース領域（３５
）、ｎ−Ａｌｅ、 ＋Ｇａｏ、 ｑＡＳ層（２４）とｎ
−ＧａｌｎＰ層（２５）とｎ−Ａ１．Ｇａ＋−ＸＡｓ傾
斜組成層（２６）とｎ”−ＧａＡｓ層（２７）とよりな
るエミッタ領域（３４）を有してなる目的のへテロ接合
バイポーラトランジスタ（４０）を得る。Next, after lifting off the base metal (32) on top of the photoresist layer (30), the base electrode (33) is removed.
) and the emitter region (34), and using this photoresist layer as a mask, the p''-AIXGaI-,^S graded composition layer (2) is formed.
3) is selectively etched away to form a collector electrode extraction region (38), and then a collector electrode (37) is formed in this region (38). Thus, n-GaAs
Collection order consisting of layers r4J$ (36), p''-A1.
Ga, -, 8S (base region consisting of circulatory composition layer (35
), n-Ale, +Gao, qAS layer (24) and n
-GalnP layer (25) and n-A1. A target heterojunction bipolar transistor (40) having an emitter region (34) consisting of a Ga+-XAs graded composition layer (26) and an n''-GaAs layer (27) is obtained.
ここで、本実施例では、リン酸系と塩酸系のエツチング
液がＧａＡｓ （ＡＩＧａＡｓ、 Ｇａ１ｎＡｓ等を含
む）とＧａ ＩｎＰ （Ａ ＩＧａ ＩｎＰ等を含む）
に対して互いに大きなエツチング選択比を有することを
利用している。Here, in this example, the phosphoric acid-based and hydrochloric acid-based etching solutions contain GaAs (including AIGaAs, Ga1nAs, etc.) and Ga InP (including AIGaInP, etc.).
This method takes advantage of the fact that they have a large etching selectivity relative to each other.
但し、上記ＧａＡｓ（八１ＧａＡｓ、Ｇａ１ｎＡｓ）
、Ｇａ１ｎＰ（ＡＩＧａｌｎＰ）は混晶比に依存する。However, the above GaAs (81GaAs, Ga1nAs)
, Ga1nP (AIGalnP) depends on the mixed crystal ratio.
次の表にかかるエツチング液のエツチングレートの一例
を示す。液温は２０゛ｃである。The following table shows an example of the etching rate of the etching solution. The liquid temperature is 20°C.
表
尚、表において、リン酸系エツチング液及び塩酸系エツ
チング液の濃度はその一例である。また表示せざるも、
硫酸系のエツチング液はリン酸系のエツチング液に近い
傾向を示すので、リン酸系に代えて硫酸系のエツチング
を用いることも可能である。In the table, the concentrations of the phosphoric acid etching solution and the hydrochloric acid etching solution are examples. Also, although it is not displayed,
Since a sulfuric acid-based etching solution exhibits a tendency similar to a phosphoric acid-based etching solution, a sulfuric acid-based etching solution can be used instead of a phosphoric acid-based etching solution.
上述の構成によれば、エミッタ領域（３４）の一部にベ
ース領域（３５）に近接してＧａＡｓ系どエツチング特
性が異なるｎ−ＧａｌｎＰ層（２５）を設けることによ
り、ベース電極取出し領域（３１）を形成するための選
択エツチングの際に、ベース領域（３５）となるｐ”−
ＡＩ、Ｇａ １ ＋ ＸＡｓ傾斜組成層（２３）をほと
んどエツチングすることかない。従って、ベース電極取
出し領域（３１）の形成が容易にでき、厚さ１が５００
Å以下の薄いベース領域（３５）を有するヘテロ接合バ
イポーラトランジスタ（４０）を構成することができる
。またベース電極取出し領域（３１）においてベース領
域（３５）がエツチングされず、成長時の厚さＬ２が維
持されるので寄生抵抗の増加が小さい。また、エミッタ
領域（３４）を形成したときのホトレジスト層（３０）
をマスクにベースメタル（３２）を蒸着し所謂セルファ
ライン方式によりベース電極（３３）が形成されている
ため、ベース電極（３３）は真性エミッタ領域に近接し
て形成され、寄生抵抗即ち外部ベース抵抗を減少させる
ことができる。According to the above-mentioned structure, by providing the n-GalnP layer (25) having different etching characteristics such as a GaAs-based layer near the base region (35) in a part of the emitter region (34), the base electrode extraction region (31 ) during selective etching to form the base region (35).
The AI, Ga 1 + XAs graded composition layer (23) is hardly etched. Therefore, the base electrode extraction region (31) can be easily formed, and the thickness 1 is 500 mm.
A heterojunction bipolar transistor (40) with a thin base region (35) of less than Å can be constructed. Furthermore, the base region (35) in the base electrode extraction region (31) is not etched and the thickness L2 during growth is maintained, so that the increase in parasitic resistance is small. Also, the photoresist layer (30) when forming the emitter region (34)
Since the base electrode (33) is formed using the so-called self-line method by vapor-depositing the base metal (32) using a can be reduced.
さらに、特殊な工程を用いることなく 、ｎ−Ｇａ１ｎ
Ａｓ （２５）のエツチング時間を制御することにより
、実質的な真性エミッタ領域のサイズｄ３をホトレジス
ト層（３０）できまる幅ｄ２より小さくすることができ
、所謂デバイズサイズを縮小することができる。Furthermore, without using any special process, n-Ga1n
By controlling the etching time of As (25), the substantial size d3 of the intrinsic emitter region can be made smaller than the width d2 formed by the photoresist layer (30), and the so-called device size can be reduced.
従って、高性能のへテロ接合バイポーラトラ：／ジスタ
が得られる。なお、第１図の実施例では薄いｎ−ＡｌＧ
ａＡｓ層（２４）とｐ’−Ａ１．Ｇａ＋−ＸＡｓｆ’Ｊ
ｔ斜組成層（２３）間でヘテロ接合が形成されるので、
ｎ−ＧａｌｎＰ層（２５）としてはその不純物濃度、厚
さ！、を適当に選定することによりデバイズ動作に直接
関与しない。Therefore, a high performance heterojunction bipolar transistor is obtained. In the embodiment shown in FIG. 1, thin n-AlG
aAs layer (24) and p'-A1. Ga+-XAsf'J
Since a heterojunction is formed between the t-slanted composition layers (23),
As for the n-GalnP layer (25), its impurity concentration and thickness! , is not directly involved in device operation by appropriately selecting .
尚、上例においては、エミッタ電極（２８）、ベース電
極（３３）及びコレクタ電極（３７）をいずれも−主面
側に形成したが、第２図に示すようにコレクタ電極（３
７）を裏面側に形成して構成することもできる。この場
合には、基板としてはｎ”−ＧａＡ４板（４１）を用い
るようになす。In the above example, the emitter electrode (28), the base electrode (33), and the collector electrode (37) were all formed on the negative main surface side, but as shown in FIG.
7) can also be formed on the back side. In this case, an n''-GaA4 plate (41) is used as the substrate.
又、上例においては、ｎ−ＧａｌｎＰ層（２５）を用い
たが、之に代えてＡ ＩＧａ ＩｎＰを用いることもで
きる。Further, in the above example, an n-GalnP layer (25) is used, but AIGaInP can also be used instead.
また、上例においては、ｐ９−＾ｌＧａＡｓのベース領
域（３５）上に薄いｎ−ＧａＡｓＮ（２４）を介してｎ
−Ｇａ１ｎＰ Ｎ（２５）を形成したが、ｐｏ−＾ｌＧ
ａＡｓのベース領域（３５）に接してｎ−ＧａｌｎＰ層
（２５）を形成することもできる。In the above example, a thin n-GaAsN layer (24) is placed on the p9-^lGaAs base region (35).
-Ga1nP N(25) was formed, but po-^lG
An n-GalnP layer (25) can also be formed in contact with the aAs base region (35).
又、ベース領域（３５）として八ｌＧａＡｓに代えてＧ
ａ１ｎＡｓを用いることもできる。Also, G instead of GaAs is used as the base region (35).
a1nAs can also be used.
上述した本発明によれば、ヘテロ接合バイポーラトラン
ジスタにおいて、エミッタ領域のベース５Ｍ 域に対し
てバンドギャップが大きく且つエツチング特性が異なる
化合物半導体層を設けたことにより、選択エツチングに
よるベース電極取出し領域の形成が容易となり、ベース
領域の厚さを十分薄くすることができる。また、エミッ
タサイズを縮小することができる。従ってヘテロ接合バ
イポーラトランジスタのより高性能化を図ることができ
る。According to the present invention described above, in a heterojunction bipolar transistor, a compound semiconductor layer having a large band gap and different etching characteristics is provided for the base 5M region of the emitter region, so that a base electrode extraction region can be formed by selective etching. The thickness of the base region can be made sufficiently thin. Furthermore, the emitter size can be reduced. Therefore, the performance of the heterojunction bipolar transistor can be improved.
第１図Ａ−Ｆは本発明によるヘテロ接合バイポーラトラ
ンジスタの一例を示す工程順の断面図、第２図は本発明
の他の例を示す断面図、第３図は従来のへテロ接合バイ
ポーラトランジスタの断面図である。
（２５）はｎ−Ｇａ１ｎＰ Ｊｉ、（３４）はエミッタ
領域、（３５）はベース領域、（３６）はコレクタ領域
である。
〔発明の効果〕
第
１図
イ也の実損イクＩＪの１！／Ｔ面図
第２図
２１−・−半ｍｌシ１Ｊｉ（ｒｉＡｊ基Ｊ反２２−・ｎ
−（ｒａＡ４
２３−ｐ’−Ａム＆ａｔＡｓ８％ｔＪＬＡ４２４−ｎ−
ＡｌｌｚａＡｓ層
２５−ｎ−（ｒｉｌｎＰ４
２Ｇ−７Ｌ−ＡｌｌｌｌｒｇＡｘ１４４斗ａｔ層２’Ｌ
−ｒＬ−（ｘａＡｇ層
２ｇ・〜工三−ｙｙｔ極
２ｑ−・・関口
３０−・ ホトレジスト１
３１−−・へ−スを極凡し濫し酬ｉ或
３２・・・へ・−スメタル
３３・・イースミ極
３４・・・−エミ、、タ４域
３５−・・〜−ス１４成
３６・・ コレクタ々負機
３７・−・コレ２り電極
３８・・コレクタを拍ｉ江ムレ＃１銭′４θ・・・・ヘ
テロ＃４合バイ汀ζ−ウ）フンジス２の工程１頷の断面
図
第１図
１−・・へテロ睦合バイホ゛−ラトランジスタ２−・−
基４反
３−・ コレクタ確寛銭
４ ・−へ゛−ス砿ｄ表
５・・・エミプｙ剖ｉ残
６−ｎ−ＡＩ（ｎＡｓ層
７−ｎ−ＧｅＡｓ２
８・−・Ｙ−スミ極取出し碩ｒ減。
９・−コレクタｔ′棲取土し領域
１０・・ コレクタ電４伽
！！−・Ｎ−スミ柚
１２、−、エニー１フ電極
イ芝釆什・１ｍ新面図
第３図FIGS. 1A-F are cross-sectional views showing an example of a heterojunction bipolar transistor according to the present invention in the order of steps, FIG. 2 is a cross-sectional view showing another example of the present invention, and FIG. 3 is a conventional heterojunction bipolar transistor. FIG. (25) is n-Ga1nP Ji, (34) is an emitter region, (35) is a base region, and (36) is a collector region. [Effect of the invention] Actual loss IJ of Figure 1 Iya is 1! /T view Figure 2 21--half ml 1Ji (riAj base J anti-22-n
-(raA4 23-p'-Am&atAs8%tJLA424-n-
AllzaAs layer 25-n-(rilnP4 2G-7L-AllllrgAx144at layer 2'L
-rL- (xaAg layer 2g, ~Kouzo-yyt pole 2q-, Sekiguchi 30-, photoresist 1 31--.・Easumi pole 34...-Emi, Ta 4 area 35-...~-S 14, 36...Collector negative machine 37...Kore 2 electrode 38...Put the collector in place #1 '4θ...Hetero #4 combination bilayer ζ-c) Cross-sectional view of step 1 of Fungis 2 Figure 1 1--Hetero mating bi-wheel transistor 2--
Base 4 anti-3-・Collector confirmation coin 4・-base wire dTable 5...Emiput y autopsy remaining 6-n-AI (nAs layer 7-n-GeAs2 8・-・Y-Sumi pole extraction Decreased. 9.-Collector t' inhabited area 10... Collector electric 4!!!--N-Sumiyu 12,-, Any 1st electrode A-shiba pottery-1m new surface plan Figure 3
Claims (1)
２導電形の化合物半導体からなるベース領域と、第１導
電形の化合物半導体からなるエミッタ領域とを有するヘ
テロ接合バイポーラトランジスタにおいて、 上記エミッタ領域は上記ベース領域に近接又は接する部
分に、上記ベース領域とはエッチング特性を異にし且つ
ベース領域に対してバンドギャップの大きい化合物半導
体層を有して成るヘテロ接合バイポーラトランジスタ。[Scope of Claims] A heterojunction bipolar transistor having a collector region made of a compound semiconductor of a first conductivity type, a base region made of a compound semiconductor of a second conductivity type, and an emitter region made of a compound semiconductor of a first conductivity type. A heterojunction bipolar transistor, wherein the emitter region has a compound semiconductor layer in a portion close to or in contact with the base region, which has etching characteristics different from those of the base region and has a large band gap with respect to the base region.
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|---|---|---|---|
| JP63251549A JP3057679B2 (en) | 1988-10-05 | 1988-10-05 | Heterojunction bipolar transistor and manufacturing method thereof |
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| JP63251549A JP3057679B2 (en) | 1988-10-05 | 1988-10-05 | Heterojunction bipolar transistor and manufacturing method thereof |
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| Publication Number | Publication Date |
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| JPH0298937A true JPH0298937A (en) | 1990-04-11 |
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ID=17224483
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63251549A Expired - Lifetime JP3057679B2 (en) | 1988-10-05 | 1988-10-05 | Heterojunction bipolar transistor and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057679B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286126A (en) * | 1991-03-14 | 1992-10-12 | Nec Corp | Heterojunction bipolar transistor |
| JPH05109756A (en) * | 1991-04-05 | 1993-04-30 | American Teleph & Telegr Co <Att> | Manufacture of semiconductor device |
| US5569944A (en) * | 1992-05-29 | 1996-10-29 | Texas Instruments Incorporated | Compound semiconductor heterojunction bipolar transistor |
| US5729033A (en) * | 1995-06-06 | 1998-03-17 | Hughes Electronics | Fully self-aligned submicron heterojunction bipolar transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6114756A (en) * | 1984-06-29 | 1986-01-22 | Nec Corp | Bipolar transistor |
-
1988
- 1988-10-05 JP JP63251549A patent/JP3057679B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
| JP3057679B2 (en) | 2000-07-04 |
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