JPH0293826A - Double buffer input control system - Google Patents
Double buffer input control systemInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダブルバッファ入力制御方式に関し、特に計測
データの解析処理等に用いられるオンラインシステムに
おけるダブルバッファ入力制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a double buffer input control method, and more particularly to a double buffer input control method in an online system used for analysis processing of measurement data.
従来、連続した高速大容量データの入力および解析処理
を行うオンラインシステムでは、例えば第4図に示すよ
うに、センサ、端末等のデータ発生元から常時入力され
るデータをデータ入力インタフェース装置4を介してデ
ータ処理装置5に常時入力していた。データ処理装置5
では、常時入力されるデータをソフトウェアによって実
現される現用バッファ51および待機用バンファ52と
いう2つの入力バッファを利用して、一方の入カバソフ
ァにデータが入力される時間内に他方の入カバソファに
入力されたデータの解析処理を行うことにより、データ
の欠落を防ぎ、オンラインシステムの信鎖性を向上させ
ていた。Conventionally, in online systems that input and analyze continuous high-speed, large-volume data, as shown in FIG. was constantly input to the data processing device 5. Data processing device 5
Now, by using two input buffers, a working buffer 51 and a standby buffer 52, which are implemented by software, data that is constantly input is input to one input buffer within the time that data is input to the other input buffer. By analyzing the data, data loss was prevented and the credibility of the online system was improved.
上述した従来のダブルバッファ入力制御方式では、デー
タ処理装置5内で現用バッファ51および1Htl用バ
フフア52という2つの入カバソファをソフトウェアに
よって実現していたので、入カバソファを一方の入カバ
ソファから他方の入カバソファに切り換えるときにソフ
トウェアによるバッファ切換え処理が動作するが、この
バッファ切換え処理の間もデータ入力インタフェース装
置4からデータ処理装置5へのデータ転送は連続して行
われることになり、バッファ切換え処理の間に転送され
ているデータを取りこぼす事態が発生するという欠点が
ある。In the conventional double buffer input control method described above, two input buffers, the current buffer 51 and the 1Htl buffer 52, are realized in the data processing device 5 by software, so the input buffer can be changed from one input buffer to the other. Buffer switching processing by software operates when switching to the cover sofa, but data transfer from the data input interface device 4 to the data processing device 5 is performed continuously during this buffer switching processing. The disadvantage is that data transferred during the transfer may be lost.
本発明の目的は、上述の点に鑑み、データ入力インタフ
ェース装置とデータ処理装置との間にハードウェアによ
って実現されるダブルバッファを設けて、高速大容量の
データの入力時のデータ欠落を防止させ、オンラインシ
ステムの信−頁性を向上させるようにしたダブルバッフ
ァ入力制御方式を提供することにある。In view of the above-mentioned points, an object of the present invention is to provide a double buffer realized by hardware between a data input interface device and a data processing device to prevent data loss when inputting high-speed large-capacity data. An object of the present invention is to provide a double buffer input control method that improves page reliability of an online system.
〔課題を解決するための手段〕
本発明のダブルバッファ入力制御方式は、オンラインシ
ステムにおいて、データ発生元からデータの入力を行う
データ入力インタフェース装置と、このデータ入力イン
タフェース装置からのデータを交互に一時的に蓄えるデ
ータ人力インタフェース装置用ダブルバッファと、この
データ入力インタフェース装置用ダブルバッファから所
定時間ごとに転送されて(るデータをデータ処理装置用
ダブルバッファに交互に入力して解析するデータ処理装
置とを有する。[Means for Solving the Problems] The double-buffer input control method of the present invention is such that, in an online system, a data input interface device that inputs data from a data source and a data input interface device that temporarily temporarily inputs data from the data input interface device alternately. a data processing device that alternately inputs data transferred from the double buffer for the data input interface device at predetermined time intervals into the double buffer for the data processing device and analyzes the data; has.
本発明のダブルバッファ入力制御方式では、データ入力
インタフェース装置がデータ発生元からデータの入力を
行い、データ入力インタフェース装置用ダブルバッファ
がデータ入力インタフェース装置からのデータを交互に
一時的に蓄え、データ処理装置がデータ入力インタフェ
ース装置用ダブルバッファから所定時間ごとに転送され
てくるデータをデータ処理装置用ダブルバッファに交互
に入力して解析する。In the double buffer input control method of the present invention, a data input interface device inputs data from a data source, and a double buffer for the data input interface device temporarily stores data from the data input interface device alternately and performs data processing. The device alternately inputs data transferred from the double buffer for the data input interface device at predetermined time intervals to the double buffer for the data processing device and analyzes the data.
次に、本発明について図面を参照して詳細に説明する。 Next, the present invention will be explained in detail with reference to the drawings.
第1図は、本発明の一実施例に係るダブルバッファ入力
制御方式の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of a double buffer input control system according to an embodiment of the present invention.
本実施例のダブルバッファ入力制御方式は、データ入力
インタフェース装置1と、データ入力インタフェース装
置用現用バッファ(以下、B1バッファと略記する)2
1と、データ入力インタフェース装置用待機用バッファ
(以下、B2バッファと略記する)22と、データ処理
装置用現用バッファ(以下、B3バッファと略記する)
31およびデータ処理装置用待機用バッファ(以下、B
4バッファと略記する)32を含むデータ処理装置3と
から、その主要部が構成されている。The double buffer input control method of this embodiment includes a data input interface device 1 and a current buffer for the data input interface device (hereinafter abbreviated as B1 buffer) 2.
1, a standby buffer for the data input interface device (hereinafter abbreviated as B2 buffer) 22, and a current buffer for the data processing device (hereinafter abbreviated as B3 buffer).
31 and a standby buffer for the data processing device (hereinafter referred to as B
The main part of the data processing device 3 is composed of a data processing device 3 including a 4-buffer (abbreviated as 4 buffers) 32.
なお、Blバッファ21およびB2バッファ22はハー
ドウェアによって実現され、B3バッファ31およびB
4バッファ32はソフトウェアによって実現されるもの
である。Note that the Bl buffer 21 and the B2 buffer 22 are realized by hardware, and the B3 buffer 31 and the B2 buffer 22 are realized by hardware.
The four buffers 32 are realized by software.
また、B1バッファ21およびB2バッファ22とデー
タ処理装置3との間のデータ転送路のデータ転送速度は
、データ入力インタフェース装置1とB1バッファ21
およびB2バッファ22との間のデータ転送路のデータ
転送速度より高速になっている。Furthermore, the data transfer speed of the data transfer path between the B1 buffer 21 and B2 buffer 22 and the data processing device 3 is the same as that of the data input interface device 1 and the B1 buffer 21.
The data transfer speed is higher than that of the data transfer path between the data transfer path and the B2 buffer 22.
第2図を参照すると、データ処理装置3における処理は
、B3バッファへの入力指示ステップ101と、B3バ
ッファへのデータ入力ステップ102と、B3バッファ
から84バツフアへの切換えステップ103と、B3バ
ッファのデータ解析ステップ104と、B3バッファの
後処理ステップ105と、B3バッファへの入力指示ス
テップ106と、B4バッファへの入力指示ステップ2
01と、B4バッファへのデータ入力ステップ202と
、B4バッファから83バツフアへの切換えステップ2
03と、B4バッファのデータ解析ステップ204 と
、B4バッファの後処理ステップ205と、B4バッフ
ァへの入力指示ステップ206とからなる。なお、第2
図中で同一の縦位置に描かれているステップは、データ
処理装置3においてほぼ同時に並行処理可能となってい
る。Referring to FIG. 2, the processing in the data processing device 3 includes a step 101 of inputting instructions to the B3 buffer, a step 102 of inputting data to the B3 buffer, a step 103 of switching from the B3 buffer to the 84 buffer, and a step 103 of switching the B3 buffer to the 84 buffer. Data analysis step 104, B3 buffer post-processing step 105, B3 buffer input instruction step 106, B4 buffer input instruction step 2
01, data input step 202 to B4 buffer, and step 2 of switching from B4 buffer to 83 buffer.
03, a B4 buffer data analysis step 204, a B4 buffer post-processing step 205, and an input instruction step 206 to the B4 buffer. In addition, the second
Steps drawn in the same vertical position in the figure can be processed in parallel almost simultaneously in the data processing device 3.
第3図を参照すると、データ処理装置3におけるデータ
入力、バッファ切換え、データ解析および後処理に、時
間a、b、cおよびdが必要であるとすると、a +b
< tかつc+d<tが成立する。なお、時間tは、B
1バッファ21およびB2バッファ22が入力データを
格納できる時間(秒)、すなわちB1バッファ21と8
2バツフア22とが交互に切り換えられる時間を示す。Referring to FIG. 3, if time a, b, c, and d are required for data input, buffer switching, data analysis, and post-processing in the data processing device 3, then a + b
<t and c+d<t hold true. Note that the time t is B
The time (seconds) that the 1 buffer 21 and the B2 buffer 22 can store input data, that is, the B1 buffer 21 and the 8
2 shows the time during which the two buffers 22 are alternately switched.
次に、このように構成された本実施例のダブルバッファ
入力制御方式の動作について説明する。Next, the operation of the double buffer input control system of this embodiment configured as described above will be explained.
データ入力インタフェース装置1は、データ発生元にて
連続的に発生して転送されてきたデータをそのままデー
タ処理装置3には転送せずに、例えばB1バッファ21
に一旦蓄える0次に、を秒後にB1バッファ21からデ
ータ処理装置3への転送指示とデータ入力インク、フェ
ース装置Iから82バツフア22への格納指示とを同時
に行い、B1バッファ21からのデータ転送およびB2
バッファ22へのデータ格納を開始させる。続いて、さ
らに1秒後に82バツフア22からデータ処理装置3へ
の転送指示とデータ入力インタフェース装置1からB1
バ)・ファ21への格納指示とを同時に行い、B2バッ
ファ22からのデータ転送およびB1バッファ21への
データ格納を開始させる。以下、同様にして、交互に処
理が繰り返される。The data input interface device 1 does not transfer the data that has been continuously generated and transferred at the data source to the data processing device 3, for example, in the B1 buffer 21.
After 0 seconds, the data is transferred from the B1 buffer 21 to the data processing device 3 and the data input ink is stored from the face device I to the 82 buffer 22 at the same time, and the data is transferred from the B1 buffer 21. and B2
Data storage into the buffer 22 is started. Subsequently, after another second, a transfer instruction is sent from the 82 buffer 22 to the data processing device 3 and from the data input interface device 1 to B1.
A storage instruction is given to the buffer 21 at the same time, and data transfer from the B2 buffer 22 and data storage to the B1 buffer 21 are started. Thereafter, the process is repeated alternately in the same manner.
データ処理装置3は、最初にB3バッファ31への人力
指示およびB4バッファ32への入力指示を行う (ス
テップ101および201 ) 、次に、データ処理装
置3は、第3図に示すように、B3バッファ31へのデ
ータ入力(ステップ102)およびB3バッファ31か
ら84バツフア32への切換え(ステップ103 )を
1秒以内に行う、続いて、データ処理装置3は、B3バ
ッファ31のデータ解析(ステップ104)、B3バッ
ファ31の後処理(ステップ105)およびB3バッフ
ァ31への入力指示(ステップ106)と、B4バッフ
ァ32へのデータ入力(ステップ202)およびB4バ
ッファ32から83バツフア31への切換え(ステップ
203)とを1秒以内に並行して行う、さらに、データ
処理語に3は、B3バッファ31へのデータ人力(ステ
ップ102)およびB3バッファ31から84バツフア
32への切換え(ステップ103)と、B4バッファ3
2のデータ解析(ステップ204)、B4バッファ32
の後処理(ステップ205)およびB4バッファ32へ
の入力指示(ステップ206)とを1秒以内に並行して
行う。以下、同様にして処理が繰り返される。The data processing device 3 first gives a manual instruction to the B3 buffer 31 and an input instruction to the B4 buffer 32 (steps 101 and 201). Next, as shown in FIG. After inputting data to the buffer 31 (step 102) and switching from the B3 buffer 31 to the 84 buffer 32 (step 103) within one second, the data processing device 3 analyzes the data in the B3 buffer 31 (step 104). ), post-processing of the B3 buffer 31 (step 105), input instruction to the B3 buffer 31 (step 106), data input to the B4 buffer 32 (step 202), and switching from the B4 buffer 32 to the 83 buffer 31 (step 203) in parallel within 1 second.Furthermore, in the data processing word 3, data is manually transferred to the B3 buffer 31 (step 102) and switching from the B3 buffer 31 to the 84 buffer 32 (step 103); B4 buffer 3
2 data analysis (step 204), B4 buffer 32
The post-processing (step 205) and the input instruction to the B4 buffer 32 (step 206) are performed in parallel within one second. Thereafter, the process is repeated in the same manner.
以上説明したように本発明は、データ入力インタフェー
ス装置とデータ処理装置との間にデータ処理装置のソフ
トウェアによって実現されるダブルバッファとは異なる
ハードウェアによって実現されるダブルバッファをさら
に設けたことにより、連続した高速大容量データの入力
および解析処理時に入力データの欠落を確実に防止する
ことができ、オンラインシステムの信転性を向上させる
ことができる効果がある。As explained above, the present invention further provides a double buffer realized by hardware different from the double buffer realized by the software of the data processing device between the data input interface device and the data processing device. It is possible to reliably prevent input data from being lost during continuous high-speed, large-capacity data input and analysis processing, and this has the effect of improving the reliability of the online system.
第1図は本発明の一実施例に係るダブルバッファ入力制
御方式の構成を示すブロック図、第2図は第1図中のデ
ータ処理装置における処理を示す流れ図、
第3図は第1図中のデータ処理装置における動作を示す
タイミングチャート、
第4図は従来のダブルバッファ入力制御方式の一例を示
す図である。
図において、
1・・・データ入力インタフェース装置、3・・・デー
タ処理装置、
21・・・データ入力インタフェース装置用現用バッフ
ァ(Blバッファ)、
22・・・データ入力インタフェース装置用待機用バッ
ファ(B2バッファ)、
31・・・データ処理装置用現用バッファ(B3バッフ
ァ)、
32・・・データ処理装置用待機用バッファ(B4バッ
ファ)である。FIG. 1 is a block diagram showing the configuration of a double buffer input control system according to an embodiment of the present invention, FIG. 2 is a flowchart showing the processing in the data processing device in FIG. 1, and FIG. FIG. 4 is a diagram showing an example of a conventional double buffer input control method. In the figure, 1... data input interface device, 3... data processing device, 21... active buffer for data input interface device (Bl buffer), 22... standby buffer for data input interface device (B2 buffer), 31... Current buffer for data processing device (B3 buffer), 32... Standby buffer for data processing device (B4 buffer).
Claims (1)
フェース装置と、 このデータ入力インタフェース装置からのデータを交互
に一時的に蓄えるデータ入力インタフェース装置用ダブ
ルバッファと、 このデータ入力インタフェース装置用ダブルバッファか
ら所定時間ごとに転送されてくるデータをデータ処理装
置用ダブルバッファに交互に入力して解析するデータ処
理装置と を有することを特徴とするダブルバッファ入力制御方式
。[Claims] In an online system, a data input interface device inputs data from a data source; a double buffer for the data input interface device that alternately temporarily stores data from the data input interface device; A double buffer input control system comprising: a data processing device that alternately inputs data transferred from a double buffer for a data input interface device at predetermined time intervals to a double buffer for a data processing device and analyzes the data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63246520A JPH0293826A (en) | 1988-09-30 | 1988-09-30 | Double buffer input control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63246520A JPH0293826A (en) | 1988-09-30 | 1988-09-30 | Double buffer input control system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0293826A true JPH0293826A (en) | 1990-04-04 |
Family
ID=17149620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63246520A Pending JPH0293826A (en) | 1988-09-30 | 1988-09-30 | Double buffer input control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0293826A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04253252A (en) * | 1991-01-29 | 1992-09-09 | Nec Corp | Transmitted/received data managing system for interface device |
JPH0561815A (en) * | 1991-09-04 | 1993-03-12 | Nippon Steel Corp | Simulation processor for recording/reproduction |
WO2005091458A1 (en) * | 2004-03-16 | 2005-09-29 | Abb Technology Ag | Digital signal processor implementation of high impedance fault algorithms |
-
1988
- 1988-09-30 JP JP63246520A patent/JPH0293826A/en active Pending
Cited By (4)
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WO2005091458A1 (en) * | 2004-03-16 | 2005-09-29 | Abb Technology Ag | Digital signal processor implementation of high impedance fault algorithms |
US7272515B2 (en) | 2004-03-16 | 2007-09-18 | Abb Technology Ag | Digital signal processor implementation of high impedance fault algorithms |
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