【発明の詳細な説明】[Detailed description of the invention]
【産業上の利用分野１
本発明は、複数の配線間をプログラマブルに断続させる
ためのメモリ付スイッチング手段を備えたプログラマブ
ル配線スイッチに係り、特に、ユーザが手元において任
意の論理回路を電気的にプログラム可能なプログラマブ
ル・ロジック・デバイスに用いるのに好適な、少ないメ
モリ数で高い配線自由度を確保することが可能なプログ
ラマブル配線スイッチの改良に関するものである。
【従来の技術】
従来より、ユーザが手元において任意の論理回路を実現
可能に構成された集積回路であるプログラマブル・ロジ
ック・デバイス（以下、ＰＬＤと称する）が知られてい
る。
このＰＬＤは、主に、ユーザ独自の論理を構築するため
のコンフィグラブルなプログラマブル論理要素（以下、
ＰＬＥと称する）と、該ＰＬＥの論理機能及び内部配線
の接続を決定するための回路機能定義用のメモリ・セル
と、外部回路と内部論理回路（ＰＬＥ）との間のインタ
ーフェイスを行うためのプログラマブル入出カブロック
（以下、１０Ｂと称する）と、該１０Ｂ及びＰＬＥの入
出力を希望のネットワークに接続する配線パスを与える
ためのプログラマブルな配線と、から構成されている。
このうち前記プログラマブルな配線は、従来、例えば第
４図に示す如く、各ＰＬＥ１０（及びｌ０Ｂ）の行と行
の間にある、図の左右方向の配線１２．１３と、各ＰＬ
Ｅ１０（及びＩｏＢ）の列と列の間にある、図の上下方
向の配線１４．１５と、各配線１２．１３と１４．１５
の行と列の交点に配置された、隣接する列と行からの配
線を交差させるための配線間スイッチ（図の・印）１６
Ａを含むプログラマブル配線スイッチ１６と、各配線１
２．１３．１４．１５のＰＬＥＩＯと対応する位置に配
設された、各ＰＬＥＩＯの入出力を前記配線１２．１３
又は１４．１５に接続するための入出力スイッチ（以下
、ＩｏＳと称する）１８から構成されていた。
前記プログラマブル配線スイッチ１６は、例えば第５図
に示す如く、各配線１２．１３．１４．１５間に全て、
前記配線間スイッチ１６Ａとしてのメモリ付スイッチン
グ手段２０を設けて、そのメモリにより、各入出力端子
２２−１〜２２−ｎ（図ではｎ＝５）、２３−１〜２３
−ｎ、２４−１〜２４−ｎ、２５−１〜２５−ｎの間を
、全て又は一部を断続可能とされており、これによって
、任意の配線を実現するようにされている。
しかしながら、従来は、各配線と各入出力端子の接続関
係が固定されており、例えば配線１２−１を、図の上方
向への配線１４、右方向への配線１３、下方向への配線
１５のいずれにも接続可能とするためには、該配線１２
−１が接続される入出力端子２２−１と、他の配線１３
〜１５が接続される全ての入出力端子の間にメモリ付ス
イッチング手段２０を設ける必要があり、その数は、配
線の増加に伴い非常に大きくなって、ＰＬＤの低集積化
を促すと共に、トランジスタの使用効率を低下させてい
た。
例えば、配線が４×４の場合を考えると、全ての配線接
続を可能とするためには、１方向からくる１本の配線に
ついて４（個）×３（方向）−１２個、１方向に付き配
線が４本であるので１２（個）×４（本）−４８個、こ
れが４方向からくるので４８Ｘ４＝１９２個、重複して
いる分を除き１９２／２−９６個のメモリが必要となっ
ていた。これが第５図に示した如く、配線が５×５の場
合には、等化機数的に増加した更に多数のメモリを必要
とする。
［発明が達成しようとする課題１
本発明は、前記従来の問題点を解消するべくなされたも
ので、少ないメモリ数で、従来と同程度の配線の自由度
を確保することが可能なプログラマブル配線スイッチを
提供することを課題とする。[Industrial Application Field 1] The present invention relates to a programmable wiring switch equipped with a memory-equipped switching means for programmably connecting and disconnecting a plurality of wiring lines. The present invention relates to an improvement in a programmable wiring switch that is suitable for use in programmable logic devices and is capable of ensuring a high degree of freedom in wiring with a small number of memories. 2. Description of the Related Art Programmable logic devices (hereinafter referred to as PLDs), which are integrated circuits that allow users to implement arbitrary logic circuits at hand, have been known. This PLD mainly uses configurable programmable logic elements (hereinafter referred to as
PLE), a memory cell for defining circuit functions to determine the logic functions of the PLE and connections of internal wiring, and a programmable memory cell for interfacing between external circuits and internal logic circuits (PLE). It consists of an input/output block (hereinafter referred to as 10B) and programmable wiring for providing a wiring path to connect the input/output of the 10B and PLE to a desired network. Among these, the programmable wiring has been conventionally used, for example, as shown in FIG.
Wiring 14.15 in the vertical direction in the figure between the columns of E10 (and IoB), and each wiring 12.13 and 14.15
An inter-wire switch (marked with * in the figure) 16, which is placed at the intersection of the rows and columns of , for crossing the wires from adjacent columns and rows.
A programmable wiring switch 16 including A and each wiring 1
The input/output of each PLEIO arranged in the position corresponding to the PLEIO of 2.13.14.15 is connected to the wiring 12.13.
or 14.15, it consisted of an input/output switch (hereinafter referred to as IoS) 18. For example, as shown in FIG.
A switching means 20 with a memory is provided as the inter-wiring switch 16A, and the memory controls each input/output terminal 22-1 to 22-n (n=5 in the figure), 23-1 to 23.
-n, 24-1 to 24-n, and 25-1 to 25-n, all or part of them can be disconnected, thereby realizing arbitrary wiring. However, conventionally, the connection relationship between each wiring and each input/output terminal is fixed, and for example, the wiring 12-1 is connected to the wiring 14 upward in the diagram, the wiring 13 to the right, and the wiring 15 downward. In order to be able to connect to any of the wiring 12
-1 is connected to the input/output terminal 22-1 and other wiring 13
It is necessary to provide switching means 20 with memory between all the input/output terminals to which 15 to 15 are connected, and the number of switching means 20 becomes extremely large as the number of wiring increases. The efficiency of use was reduced. For example, if we consider a case where the wiring is 4 x 4, in order to make all wiring connections possible, for one wiring coming from one direction, 4 (pieces) x 3 (directions) - 12 pieces should be connected in one direction. Since there are 4 wires, 12 (pieces) x 4 (pieces) - 48 pieces, and since these come from 4 directions, 48 x 4 = 192 pieces, excluding the duplicated parts, 192/2 - 96 pieces of memory are required. It had become. As shown in FIG. 5, if the wiring is 5.times.5, a larger number of memories are required due to the increased number of equalizers. [Problem to be achieved by the invention 1] The present invention has been made to solve the above-mentioned conventional problems, and provides programmable wiring that can secure the same degree of freedom of wiring as the conventional one with a small number of memories. The task is to provide a switch.
【課題を達成するための手段］
本発明は、複数の配線間をプログラマブルに断続させる
ためのメモリ付スイッチング手段を備えたプログラマブ
ル配線スイッチにおいて、前記複数の配線と前記スイッ
チング手段の間に、配線を相互に入換えるためのセレク
タを設けることにより、前記課題を達成したものである
。
【発明の作用及び効果］
発明者等がゲートアレイを調査したところ、プログラマ
ブル配線スイッチのメモリは使われないものが多く、実
際に使われるのは、メモリ数の数分の１程度であり、多
数のメモリが無駄になっていることが判明した。本発明
は、このような調査結果に基づいてなされたもので、配
線とスイッチング手段の間に、配線を相互に入換えるた
めのセレクタを設け、複数の配線の入換えを可能とする
ことによって、メモリ数を増やすことなく、従来とほぼ
同程度の配線の自由度を確保するようにしたものである
。
【実施例】
以下、図面を参照して、本発明の実施例を詳細に説明す
る。
本実施例は、本発明を、配線が４×４の場合に適用した
もので、第１図に示す如く、各方向からくる配線につい
て、４本の配線１２−１〜４．１３−１〜４．１４−１
〜４．１５−１〜４とメモリ付スイッチング手段２０の
間に、配線を相互に入換えるための各２ビツトのセレク
タ３２Ａ〜３２Ｄ、３３Ａ〜３３Ｄ、３４Ａ〜３４Ｄ、
３５Ａ〜３５Ｄをそれぞれ設け、前記メモリ付スイッチ
ング手段２０のスイッチ数を少な（構成したものである
。
図において・で表わしたメモリ付スイッチング手段２０
は、実際には、第２図に示す如く、ＭＯＳトランジスタ
２ＯＡと、該ＭＯＳトランジスタ２０Ａをプログラムに
よりオンオフするためのメモリ２０Ｂとから構成されて
いる。
このメモリ付スイッチング手段２ｏは、従来は、前出第
５図に示した如く、各配線毎に、他の方向からくる全て
の配線に接続可能なように設けられていたものであるが
、本実施例においては、第１図に示した如く、端部の配
線については、斜め方向のみ、中央部の配線については
、図の左右方向又は上下方向にのみ計１２個設けられて
いるだけであり、従来の９６個に比べて大幅に省略され
ている。
このようにメモリ付スイッチング手段２０を省略した場
合、そのままであると、配線の自由度が大幅に低下する
ものであるが、本実施例においては、その入力側に配線
を入換えるためのセレクタを設けているので、配線の自
由度の低下が防止される。
即ち、前記セレクタは、例えば第３図に示す如く、配線
をそのまま真直ぐ通過させるときにオンとされる一対の
パストランジスタ４２と、配線を交差させて入換えると
きにオンとされる一対のパストランジスタ４４と、前記
パストランジスタ４２と４４を互いに異なる作動状態と
するためのインバータ４６と、直接、又は前記インバー
タ４６を介して前記パストランジスタ４２又は４４をオ
ンとするためのプログラマブルなメモリ４８とから構成
されている。
従って、前記パストランジスタ４２をオン、パストラン
ジスタ４４をオフとした場合には、図の左右方向の配線
がそのまま直結される。一方、前記パストランジスタ４
２をオフ、パストランジスタ４４をオンとした場合には
、図の左右方向の配線が相互に入換えられる。
このセレクタは、メモリ４８の他、４個のパストランジ
スタ及び１個のインバータが必要であるが、全部合わせ
ても、通常のメモリ２個分程度の面積で足りる。
このような２ビツトのセレクタを、実施例のように多重
（図では２重）配置しておくことによって、任意の配線
を任意のメモリ付スイッチング手段に接続することが可
能となる。
以下、実施例の作用を説明する。
例えば、図の左方向からきた上端の配線１２−１を図の
上方向からくる左端の配線１４−１に接続したい場合に
は、セレクタ３２Ａを直通状態、セレクタ３２Ｃを交差
状態としておく。すると、メモリ付スイッチング手段２
０−１、直通状態としておいたセレクタ３４Ｃ１交差状
態としておいたセレクタ３４Ａを介して、配線１２−１
と１４−１の接続が達成される。
又、他の配線との兼合いによっては、他のルートを通っ
て配線１２−１と１４−１を接続することも可能である
。例えば、セレクタ３２Ａ及び３２Ｄを共に交差状態と
し、メモリ付スイッチング手段２０−２、共に直通状態
としたセレクタ３４Ｄ及び３４Ａを介して接続すること
も可能である。
又、図の右方向への配置ｊ１１３との接続に際しても、
メモリ付スイッチング手段２０−３及び２０−４を使っ
て、同様の接続が可能である。
本実施例においては、メモリ付スイッチング手段の数を
１２個としているので、セレクタのメモリ数４Ｘ４−１
６個と合わせて、合計２８個のメモリでよく、セレクタ
によって面積が若干増加することを考慮しても、はぼ従
来の１重３程度の面積で構成可能である。
又、たとえ配線の自由度が不足しても、アーキテクチャ
を変えて、その分だけ基本ブロックを増やして対応すれ
ばよい。この場合でも、全体としては集積度を約２倍程
度に向上することができる。
本実施例においては、メモリ付スイッチング手段の数を
１２個としているので、それぞれ２つの配線が任意のと
ころへ到達可能である。又、端部の配線には、それぞれ
２つのメモリ付スイッチング手段が接続されているので
、分岐も可能である。
なお、１つの配線のみが任意のところへ行けばよい場合
には、メモリ付スイッチング手段の数をもつと減らして
省面積化を達成することができる。
又、配線の自由度を高めたい場合には、逆にメモリ付ス
イッチング手段の数を増加することも可能である。
又、前記実施例においては、セレクタが２ピツトとされ
ていたが、例えば４ピツト構成として、各方向のセレク
タをそれぞれ一体化することも可能である。
前記実施例は、本発明を配線が４×４の場合に適用した
ものであるが、本発明の適用範囲はこれに限定されず、
５×５等、他の場合にも適用できる。配線の数が増加す
るほど、本発明の効果が高いことは明らかである。[Means for Achieving the Object] The present invention provides a programmable wiring switch equipped with a memory-equipped switching means for programmably connecting and connecting a plurality of wirings, in which a wiring is connected between the plurality of wirings and the switching means. The above problem has been achieved by providing a selector for mutual exchange. [Operations and Effects of the Invention] When the inventors investigated gate arrays, they found that the memory of programmable wiring switches is often not used, and that only a fraction of the number of memories is actually used. It turns out that memory is wasted. The present invention was made based on such research results, and by providing a selector for mutually exchanging the wiring between the wiring and the switching means, and making it possible to exchange a plurality of wirings, This ensures almost the same degree of freedom in wiring as in the past without increasing the number of memories. Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In this embodiment, the present invention is applied to a case where the wiring is 4×4, and as shown in FIG. 1, four wirings 12-1 to 4, 13-1 to 4.14-1
~4.15-1 to 4 and the switching means with memory 20 are provided with 2-bit selectors 32A to 32D, 33A to 33D, 34A to 34D, respectively, for mutually exchanging the wiring.
35A to 35D are provided respectively, and the number of switches of the switching means 20 with memory is reduced. In the figure, the switching means 20 with memory indicated by
Actually, as shown in FIG. 2, it is composed of a MOS transistor 2OA and a memory 20B for turning on and off the MOS transistor 20A according to a program. Conventionally, this switching means 2o with memory was provided for each wiring so that it could be connected to all wiring coming from other directions, as shown in FIG. In this embodiment, as shown in FIG. 1, the wiring at the ends is provided only in the diagonal direction, and the wiring in the center is only provided in a total of 12 in the horizontal or vertical direction of the figure. , which is significantly omitted compared to the conventional 96 pieces. If the switching means 20 with memory is omitted in this way, the degree of freedom in wiring will be significantly reduced, but in this embodiment, a selector for replacing the wiring is provided on the input side of the switching means 20. This prevents a decrease in the degree of freedom of wiring. That is, as shown in FIG. 3, for example, the selector includes a pair of pass transistors 42 that are turned on when the wiring passes straight through, and a pair of pass transistors 42 that are turned on when the wiring is crossed and replaced. 44, an inverter 46 for setting the pass transistors 42 and 44 in different operating states, and a programmable memory 48 for turning on the pass transistor 42 or 44 directly or via the inverter 46. has been done. Therefore, when the pass transistor 42 is turned on and the pass transistor 44 is turned off, the wiring in the left and right direction in the figure is directly connected. On the other hand, the pass transistor 4
2 is turned off and the pass transistor 44 is turned on, the wirings in the left and right directions in the figure are interchanged. This selector requires four pass transistors and one inverter in addition to the memory 48, but even if all of them are added together, the area is sufficient for about two ordinary memories. By arranging such 2-bit selectors multiplexed (double in the figure) as in the embodiment, it becomes possible to connect any wiring to any switching means with memory. The effects of the embodiment will be explained below. For example, if it is desired to connect the upper end wiring 12-1 coming from the left side of the figure to the left end wiring 14-1 coming from the upper side of the figure, the selector 32A is set in the direct connection state and the selector 32C is set in the crossed state. Then, switching means 2 with memory
0-1, the wire 12-1 is connected via the selector 34C1, which is in a direct state, and the selector 34A, which is in a crossed state.
and 14-1 connection is achieved. Further, depending on the balance with other wirings, it is also possible to connect the wirings 12-1 and 14-1 through other routes. For example, it is also possible to connect the selectors 32A and 32D both in a crossed state and through the switching means with memory 20-2 and the selectors 34D and 34A in a direct state. Also, when connecting with j113 located to the right in the figure,
A similar connection is possible using memory switching means 20-3 and 20-4. In this embodiment, since the number of switching means with memory is 12, the number of memories of the selector is 4×4-1.
Including 6 memories, a total of 28 memories are sufficient, and even considering that the area increases slightly due to the selector, the area can be approximately the same as that of the conventional 1x3 memory. Furthermore, even if the degree of freedom in wiring is insufficient, the architecture can be changed and the number of basic blocks increased accordingly. Even in this case, the overall degree of integration can be approximately doubled. In this embodiment, since the number of memory-equipped switching means is 12, each of the two wirings can reach any desired location. Furthermore, since two switching means with memories are connected to each end wiring, branching is also possible. Note that if only one wiring needs to go to an arbitrary location, the number of memory-equipped switching means can be reduced to achieve area savings. Moreover, if it is desired to increase the degree of freedom in wiring, it is also possible to conversely increase the number of switching means with memory. Further, in the above embodiment, the selector has two pits, but it is also possible to have a four-pit configuration, for example, and to integrate the selectors in each direction. Although the above embodiment applies the present invention to a case where the wiring is 4×4, the scope of application of the present invention is not limited to this.
It can also be applied to other cases such as 5×5. It is clear that the effect of the present invention increases as the number of wiring increases.
【図面の簡単な説明】[Brief explanation of drawings]
第１図は、本発明に係るプログラマブル配線スイッチの
実施例の構成を示す回路図、
第２図は、前記実施例で用いられているメモリ付スイッ
チング手段の具体的な構成を示す回路図、第３図は、同
じくセレクタの具体的な回路構成を示す回路図、
第４図は、従来のプログラム可能な配線を含むプログラ
マブル・ロジック・デバイス（ＰＬＯ）の−例を示す回
路部、
第５図は、前記従来例で用いられているプログラマブル
配線スイッチの構成の一例を示す回路図である。
１２．１３．１４．１５・・・配線、
１６・・・プログラマブル配線スイッチ、２０．２０−
１〜２０−４
・・・メモリ付スイッチング手段、
２ＯＡ・・・ＭＯＳトランジスタ、
２０Ｂ・・・メモリ、
３２Ａ〜３２Ｄ、３３Ａ〜３３Ｄ１
３４Ａ〜３４Ｄ、３５Ａ〜３５Ｄ・・・セレクタ。FIG. 1 is a circuit diagram showing the configuration of an embodiment of a programmable wiring switch according to the present invention; FIG. 2 is a circuit diagram showing a specific configuration of the switching means with memory used in the embodiment; Figure 3 is a circuit diagram showing the specific circuit configuration of the selector, Figure 4 is a circuit section showing an example of a programmable logic device (PLO) including conventional programmable wiring, and Figure 5 is a circuit diagram showing a specific circuit configuration of the selector. , is a circuit diagram showing an example of the configuration of a programmable wiring switch used in the conventional example. 12.13.14.15...Wiring, 16...Programmable wiring switch, 20.20-
1-20-4...Switching means with memory, 2OA...MOS transistor, 20B...Memory, 32A-32D, 33A-33D1 34A-34D, 35A-35D...Selector.