JPH0287676A - Floating gate type non-volatile memory - Google Patents
Floating gate type non-volatile memoryInfo
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電気的に書き込み消去可能な不揮発性メモリ（
ＥＥＰＲＯＭ）に関し、特にフラッシュＥＥＰＲＯＭと
称されるメモリ装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention is an electrically writable and erasable nonvolatile memory
The present invention relates to a memory device called a flash EEPROM (EEPROM), and in particular to a memory device called a flash EEPROM.
（従来の技術）
フラッシュＥＥＰＲＯＭはいずれもチャネルからのホッ
トエレクトロンの注入により書込みが行なわれる点では
共通しているが、消去機構の異なるものが提案されてい
る。(Prior Art) All flash EEPROMs have the same feature that writing is performed by injection of hot electrons from a channel, but different erasing mechanisms have been proposed.
フラッシュＥＥＰＲＯＭの一例は、フローティングゲー
トからゲート酸化膜を通して基板側へ電子を抜く方式で
ある。この方式では基板とフローティングゲートの間の
ゲート酸化膜を薄くしなければならないので、書き込ま
れた情報の保持特性が悪くなり、信頼性に問題がある。One example of a flash EEPROM is a system in which electrons are extracted from a floating gate to the substrate side through a gate oxide film. In this method, the gate oxide film between the substrate and the floating gate must be thinned, which deteriorates the retention characteristics of written information and poses a reliability problem.
そこで、第３図に示されるように、フローティングゲー
ト２４に接近して消去ゲート２２を設けた形式のものが
提案されている（１９８５ ＩＥＥＥＩｎｔｅｒｎａｔ
ｉｏｎａｌ ５ｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ８５）論文集、
１６８−１６９ページ、５ＥＳＳＩＯＮ ＸＩＩＩ。Therefore, as shown in FIG. 3, a structure in which the erase gate 22 is provided close to the floating gate 24 has been proposed (1985 IEEE International
ional 5olid 5tate C1rcuit
s Conference (ISSCC85) collection of papers,
Pages 168-169, 5ESSION XIII.
ＴＨＰＭ１３．４参照）。(See THPM13.4).
第３図で、２０はシリコン基板、２２は第１層目多結晶
シリコン層による消去ゲート、２４は第２層目多結晶シ
リコン層によるフローティングゲート、２６は第３層目
多結晶シリコン層によるコントロールゲート、２８はア
ルミニウム配線である。フローティングゲート２４と基
板２０の間には書込みを行なうためのゲート酸化膜３０
が設けられている。電極２２，２．４，２６、配線２８
は絶縁膜により互いに絶縁されている。In FIG. 3, 20 is a silicon substrate, 22 is an erase gate made of a first polycrystalline silicon layer, 24 is a floating gate made of a second polycrystalline silicon layer, and 26 is a control made of a third polycrystalline silicon layer. The gate 28 is an aluminum wiring. A gate oxide film 30 for writing is provided between the floating gate 24 and the substrate 20.
is provided. Electrodes 22, 2.4, 26, wiring 28
are insulated from each other by an insulating film.
第３図ではフローティングゲート２４の電荷は消去電極
２２へ抜かれるので、ゲート酸化膜３０の厚さを比較的
厚くすることができ、信頼性が高くなる。In FIG. 3, since the charges on the floating gate 24 are drained to the erase electrode 22, the thickness of the gate oxide film 30 can be made relatively thick, resulting in high reliability.
（発明が解決しようとする課題）
第３図のＥ Ｅ Ｐ ＲＯＭは３層多結晶シリコンプロ
セスを用いるため、製造プロセスが複雑になる問題があ
る。(Problems to be Solved by the Invention) Since the EEPROM shown in FIG. 3 uses a three-layer polycrystalline silicon process, there is a problem that the manufacturing process becomes complicated.
本発明は簡単なプロセスで製造することができ、信頼性
の高いＥ Ｅ Ｐ Ｉ？、 ＯＭを提供することを目的
とするものである。The present invention can be manufactured by a simple process and has high reliability. , which aims to provide OM.
（課題を解決するための手段）
本発明のフローティングゲート型不揮発性メモリ装置で
は、フローティンググー ｌ〜の側部に絶縁膜を介して
側壁状消去電極が設けられている。(Means for Solving the Problems) In the floating gate type nonvolatile memory device of the present invention, a sidewall-like erase electrode is provided on the side of the floating gate l~ with an insulating film interposed therebetween.
側壁状消去電極は例えば多結晶シリコンによす形成する
ことができる。The sidewall erase electrodes can be made of polycrystalline silicon, for example.
（作用）
フローティングゲ−１へ側部の側壁状消去電極は、例え
ば多結晶シリコン層のユ、ツチバックによってセルファ
ラインで製造することができ、製造プロセスが簡単であ
る。(Function) The sidewall-like erase electrode on the side of the floating gate 1 can be manufactured on a self-alignment line by, for example, rolling back a polycrystalline silicon layer, and the manufacturing process is simple.
フローティングゲートの電荷は側壁状消去電極に抜かれ
るので、ゲート酸化膜を比較的厚くして信頼性を高くす
ることができる。Since the charge on the floating gate is drained to the sidewall erase electrode, the gate oxide film can be made relatively thick to increase reliability.
（実施例） 第１図は−・実施例を表わす。(Example) FIG. 1 represents an embodiment.
１はＰ型シリコン基板であり、その比抵抗は４〜２０Ω
Ｑｍである。素子分離用のフィールド酸化膜２で囲まれ
たフィールド領域には、Ｎ型拡散層によってソース３と
ドレイン４が形成されている。チャネル領域−とにはゲ
ート酸化膜５を介して多結晶シリコン層にてなるフロー
ティンググーｈ６が形成され、その上に眉間絶縁膜７を
介して多結晶シリコン層にてなるコントロールゲート８
が形成されている。フローティングゲート６は２゜ｏＯ
人程度の厚さ、コントロールゲート８は４０００人程度
０厚さである。1 is a P-type silicon substrate, and its specific resistance is 4 to 20Ω.
Qm. A source 3 and a drain 4 are formed by an N-type diffusion layer in a field region surrounded by a field oxide film 2 for element isolation. A floating gate h6 made of a polycrystalline silicon layer is formed in the channel region with a gate oxide film 5 interposed therebetween, and a control gate 8 made of a polycrystalline silicon layer is formed thereon with a glabella insulating film 7 interposed therebetween.
is formed. Floating gate 6 is 2゜oO
The thickness of the control gate 8 is about 4000 people.
９はフローティングゲート６の側部に側壁状に形成され
た多結晶シリコンにてなる消去電極であり、フローティ
ングゲート６との間にはフローティングゲート６の多結
晶シリコン層を酸化して形成された膜厚２ｏ○Å以下程
度の酸化膜１０が設けられており、消去電極９と基板１
の間には基板１を酸化しで形成された厚さが１００Å以
下程度の酸化膜１１が設けられている。消去電極９は外
部に接続されていてもよく、又はフローティング状態で
あってもよい。Reference numeral 9 denotes an erase electrode made of polycrystalline silicon formed as a side wall on the side of the floating gate 6, and a film formed by oxidizing the polycrystalline silicon layer of the floating gate 6 between the floating gate 6 and the floating gate 6. An oxide film 10 with a thickness of about 2o○Å or less is provided, and the erase electrode 9 and the substrate 1
An oxide film 11 having a thickness of about 100 Å or less, which is formed by oxidizing the substrate 1, is provided between them. The erase electrode 9 may be connected to the outside or may be in a floating state.
１２は配線用の眉間絶縁膜であり、コンタクトホールが
あけられ、アルミニウム配線１３が形成されている。１
４はパッジベージ９ン膜である。Reference numeral 12 denotes a glabellar insulating film for wiring, in which a contact hole is opened and an aluminum wiring 13 is formed. 1
4 is a Pudgevage 9 membrane.
次に１本実施例の動作について説明する。Next, the operation of this embodiment will be explained.
書込みは通常のＥ Ｐ ＲＯＭと同様に行なわれる。Writing is performed in the same way as in a normal EPROM.
すなわち、ドレイン４とコントロールゲート８にプログ
ラム電圧（例えば１２．５Ｖ）を印加し、チャネルにホ
ットエレクトロンを発生させてそれをフローティングゲ
ート６に注入する。これにより、このメモリ素子のしき
い値電圧が上がり、このメモリ素子はプログラムされた
状態（例えば「ｏ」の状態）となる。That is, a program voltage (for example, 12.5 V) is applied to the drain 4 and the control gate 8 to generate hot electrons in the channel and inject them into the floating gate 6. This increases the threshold voltage of the memory element and places the memory element in a programmed state (eg, the "o" state).
読出しも通常のＥ Ｐ ＲＯＭと同様に行なわれる。Reading is also performed in the same way as in a normal EPROM.
すなわち、コントロールゲート８にゲート電圧を印加し
てチャネルが反転してソース３とドレイン４の間に電流
が流れるか否かによってメモリ素子の’ＩＪ＋’ＯＪを
判定する。That is, 'IJ+'OJ of the memory device is determined based on whether a gate voltage is applied to the control gate 8 to invert the channel and a current flows between the source 3 and the drain 4.
フローティングゲート６から電荷を抜く消去の動作は本
発明に特有のものである。消去電極９が外部に接続され
ているかどうかによって異なる。The erase operation of removing charge from the floating gate 6 is unique to the present invention. It depends on whether the erase electrode 9 is connected to the outside.
消去電極２０が外部に接続されている場合は、ソース３
、コントロールゲート８をグラン１くに落とした状態で
、ドレイン４と消去電極９に高電圧（例えば１５Ｖ程度
）をかける。これにより、フローティングゲート６の電
荷は酸化膜１０を通って消去電極９に抜ける。すなわち
、電流（Ｆｏｕｌｅｒ−Ｎｏｒｄｈｊｃｍ 電流）が流
れる。これにより、メモリ素子のしきい値電圧が下がり
、「１」の状態になる。If the erase electrode 20 is connected to the outside, the source 3
A high voltage (for example, about 15 V) is applied to the drain 4 and the erase electrode 9 with the control gate 8 dropped to the ground 1. As a result, the charge on the floating gate 6 passes through the oxide film 10 to the erase electrode 9. That is, a current (Fouler-Nordhjcm current) flows. As a result, the threshold voltage of the memory element decreases, and becomes a "1" state.
消去電極９が外部に接続されていない場合は、ソース３
とコントロールゲート８をグラウンドに落とした状態で
ドレイン４に高電圧をかける。これにより、消去電極９
の電位が上がり、絶縁膜９に高電界がかかり、電流（Ｆ
ｏｗｌｅｒ−Ｎｏｒｄｈｉｅｍ電流）が流れることによ
り、電荷がフローティングゲート６から消去電極９へ、
さらに酸化膜１１を通ってドレイン４へ抜ける。これに
より、メモリ素子は「１」の状態になる。If the erase electrode 9 is not connected to the outside, the source 3
A high voltage is applied to the drain 4 with the control gate 8 grounded. As a result, the erase electrode 9
The potential of increases, a high electric field is applied to the insulating film 9, and a current (F
owler-Nordhiem current) flows, charges are transferred from the floating gate 6 to the erase electrode 9.
Furthermore, it passes through the oxide film 11 to the drain 4. This puts the memory element in the "1" state.
実施例では消去電極９はフローティングゲート６のドレ
イン側の側部に設けられているが、プロセスによっては
ソース側の側部にも形成される。In the embodiment, the erase electrode 9 is provided on the side of the floating gate 6 on the drain side, but depending on the process, it may also be formed on the side on the source side.
ソース側に消去電極９と同じものが存在しても動作に影
響はない。Even if the same electrode as the erase electrode 9 exists on the source side, the operation is not affected.
次に、一実施例の製造方法を第２図（Ａ）〜（Ｃ）によ
り説明する。Next, a manufacturing method of one embodiment will be explained with reference to FIGS. 2(A) to 2(C).
（Ａ）通常のＥＰＲＯＭの製造プロセスにより、基板１
に素子分離用フィールド酸化膜２、ゲート酸化膜５、フ
ローティングゲート６、眉間絶縁膜７及びコントロール
ゲート８を形成した後、全体を酸化性雰囲気にて酸化処
理し、酸化膜を形成する。酸化膜はシリコン基板１上で
は１００人程鹿のなるようにする。フローティングゲー
ト６及びコントロールゲート８は低抵抗にするためにリ
ンなどの不純物がドーピングされた多結晶シリコンであ
るので、その増速酸化により２００人程皮酸化される。(A) By the normal EPROM manufacturing process, the substrate 1
After forming field oxide film 2 for element isolation, gate oxide film 5, floating gate 6, glabellar insulating film 7, and control gate 8, the entire structure is oxidized in an oxidizing atmosphere to form an oxide film. The oxide film is made to have a thickness of about 100 layers on the silicon substrate 1. Since the floating gate 6 and the control gate 8 are made of polycrystalline silicon doped with impurities such as phosphorus in order to have low resistance, about 200 layers are oxidized by accelerated oxidation.
これにより、基板１上には１００人程鹿の厚さの酸化膜
１２、フローティングゲート６の側部には２００人程鹿
の厚さの酸化膜１０が形成される。As a result, an oxide film 12 with a thickness of about 100 stags is formed on the substrate 1, and an oxide film 10 with a thickness of about 200 stags on the sides of the floating gate 6.
この後、例えば砒素を注入してＮ型拡散Ｗｊ３゜４を形
成する。Thereafter, for example, arsenic is implanted to form an N-type diffusion Wj3.4.
（Ｂ）全面に多結晶シリコン層１５を堆積し、リンをド
ーピングして低抵抗化する。(B) A polycrystalline silicon layer 15 is deposited on the entire surface and doped with phosphorus to lower the resistance.
（Ｃ）多結晶シリコン層１５を異方性エツチング法によ
り全面エツチングする。これにより、フローティングゲ
ート６の側部には側壁状の多結晶シリコン９，９′が残
る。このときのエツチングにはフッ素系ガス（例えばＳ
Ｆ、）を用いたＲＩＥを用いることができる。圧力は
０ 、 Ｉ Ｔｏｒｒ程度である。(C) The entire surface of the polycrystalline silicon layer 15 is etched using an anisotropic etching method. As a result, sidewall-like polycrystalline silicon 9, 9' remains on the sides of floating gate 6. At this time, fluorine-based gas (for example, S) is used for etching.
RIE using F,) can be used. The pressure is about 0.1 Torr.
この後、ソース側の多結晶シリコン９′を除去するため
に、トレイン側の多結晶シリコン９をレジストで被い、
等方性エツチングを行なう。After this, in order to remove the polycrystalline silicon 9' on the source side, the polycrystalline silicon 9 on the train side is covered with a resist.
Perform isotropic etching.
この後、通常のプロセスにより、第１図に示されるよう
に層間絶縁膜１２を堆積し、コンタクトホールをあけた
後、メタル配線１３を形成し、パッシベーション膜１４
を形成する。Thereafter, as shown in FIG. 1, an interlayer insulating film 12 is deposited by a normal process, a contact hole is made, a metal wiring 13 is formed, and a passivation film 14 is formed.
form.
（発明の効果）
本発明ではフローティングゲートの側部に絶縁膜を介し
て側壁状消去電極を設けたので、比較的厚い絶縁膜でフ
ローティングゲートを被うことができ、信頼性が高くな
る。(Effects of the Invention) In the present invention, since the sidewall-like erase electrode is provided on the side of the floating gate with an insulating film interposed therebetween, the floating gate can be covered with a relatively thick insulating film, resulting in high reliability.
また、本発明の消去電極はエツチングによってセルファ
ラインで形成することができるので、第３図のＥＥＰＲ
ＯＭに比べてプロセスが簡単である。消去電極に多結晶
シリコンを用いるとプロセスがなお容易になる。Furthermore, since the erase electrode of the present invention can be formed as a self-line by etching, the EEPR shown in FIG.
The process is simpler than OM. Using polycrystalline silicon for the erase electrode further facilitates the process.
第１図は一実施例を示す断面図、第２図（Ａ、）から同
図（Ｃ）は一実施例の製造方法を示す断面図、第３図は
従来のＥＥＰＲＯＭを示す断面図である。
５・・・・・・ゲート電極、６・・・・・・フローティ
ングゲート、８・・・・・・コントロールゲート、９・
・・・・・消去電極、１０．１１・・・・・・酸化膜。FIG. 1 is a sectional view showing one embodiment, FIGS. 2(A) to 2(C) are sectional views showing a manufacturing method of one embodiment, and FIG. 3 is a sectional view showing a conventional EEPROM. . 5... Gate electrode, 6... Floating gate, 8... Control gate, 9...
... Erasing electrode, 10.11 ... Oxide film.
Claims (2)
ルゲートを備え、フローティングゲートの側部には絶縁
膜を介して側壁状消去電極が設けられているフローティ
ングゲート型不揮発性メモリ装置。(1) A floating gate type nonvolatile memory device that includes a floating gate and a control gate on a channel, and a sidewall erase electrode is provided on the side of the floating gate with an insulating film interposed therebetween.
求項１記載のフローティングゲート型不揮発性メモリ装
置。(2) The floating gate type nonvolatile memory device according to claim 1, wherein the sidewall erase electrode is made of polycrystalline silicon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241292A JPH0287676A (en) | 1988-09-26 | 1988-09-26 | Floating gate type non-volatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241292A JPH0287676A (en) | 1988-09-26 | 1988-09-26 | Floating gate type non-volatile memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287676A true JPH0287676A (en) | 1990-03-28 |
Family
ID=17072100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241292A Pending JPH0287676A (en) | 1988-09-26 | 1988-09-26 | Floating gate type non-volatile memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287676A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0491581A2 (en) * | 1990-12-18 | 1992-06-24 | Sundisk Corporation | Dense vertical programmable read only memory cell structures and processes for making them |
| JPH04241468A (en) * | 1991-01-14 | 1992-08-28 | Sharp Corp | Electrically erasable non-volatile semiconductor memory device and manufacture thereof |
| US5477068A (en) * | 1992-03-18 | 1995-12-19 | Rohm Co., Ltd. | Nonvolatile semiconductor memory device |
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-
1988
- 1988-09-26 JP JP63241292A patent/JPH0287676A/en active Pending
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