JPH028493B2 - - Google Patents
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Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明はデイジタル信号の処理装置に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a digital signal processing device.
＜従来技術＞
現在、デイジタル化されたオーデイオ信号を伝
送系を通して伝送する場合、その伝送系の可能伝
送ビツト数が限定されているため、上記オーデイ
オ信号を伝送系の前後で準瞬時レベル圧伸処理を
施している。<Prior art> Currently, when transmitting a digitized audio signal through a transmission system, the number of bits that can be transmitted by the transmission system is limited, so the audio signal is subjected to quasi-instantaneous level companding before and after the transmission system. is being carried out.
ところで、このような信号処理においてレベル
圧縮する場合、下位の数ビツトを捨てることとな
るから、特に、ゆつくり変化する信号を圧縮する
ことにより新たに生じる所謂量子化雑音は入力さ
れるオーデイオ信号（デイジタル信号）と強い相
関のあるひずみとなつて現われる。 By the way, when level compression is performed in such signal processing, the lower several bits are discarded, so in particular, the so-called quantization noise newly generated by compressing slowly changing signals is affected by the input audio signal ( This appears as distortion that has a strong correlation with the digital signal.
＜本発明の目的＞
本発明は上述のような従来の処理装置の実状に
鑑みて発明されたものであり、デイジタル信号を
レベル圧縮する前にデイジタル信号中の各レンジ
毎に夫々最大値を検出して該最大値に応じたデイ
ザーを重畳し、その上で圧縮した後伸長時上記重
畳したと同じデイザーを減算することにより圧縮
により発生した量子化雑音と入力を無相関化、誤
差の分散、平均化及び精度の向上をはかることを
目的とするものである。<Object of the present invention> The present invention was invented in view of the actual situation of the conventional processing device as described above, and detects the maximum value for each range in the digital signal before level compressing the digital signal. Then, a dither corresponding to the maximum value is superimposed, and after compression, the same dither that was superimposed is subtracted during decompression, thereby decorrelating the quantization noise generated by compression and the input, and dispersing the error. The purpose is to improve averaging and accuracy.
＜本発明の実施例＞
以下、本発明の一実施例を添付図面に従つて詳
細に説明する。<Embodiment of the present invention> An embodiment of the present invention will be described in detail below with reference to the accompanying drawings.
第１図は本発明に係る処理装置の一実施例を示
すブロツク的電気回路図であり、１は入力信号
（アナログのオーデイオ信号をPCMによりデイジ
タル信号とした信号）Ａの入力端子、２は上記入
力信号Ａを受けて、該入力信号の各レンジ毎にデ
ータの最大値を検出すると共に、その最大値を示
すデイジタル値の最大利用桁ビツトを検出する最
大値検出回路である。 FIG. 1 is a block electrical circuit diagram showing an embodiment of the processing device according to the present invention, in which 1 is an input terminal of an input signal (an analog audio signal converted into a digital signal by PCM) A, and 2 is the above-mentioned input terminal. This is a maximum value detection circuit which receives input signal A, detects the maximum value of data for each range of the input signal, and detects the maximum usable digit bit of a digital value indicating the maximum value.
例えば、各サンプリングしたデータの量子化数
を16ビツトとし、このデイジタル値の最も左方の
ビツト（桁）を最大桁ビツトとした場合におい
て、或るレンジにおけるデータ列の中で
「0010011010000010」
がそのレンジにおける最大値のデータであるとす
ると、論理値「１」の出ている最も高い桁が14桁
目であることから最大値検出回路２はその最大値
のデータと14桁目が最大利用桁ビツトである旨の
データを次段に出力するように成つている。 For example, if the quantization number of each sampled data is 16 bits, and the leftmost bit (digit) of this digital value is the largest bit, then "0010011010000010" is the Assuming that the data is the maximum value in the range, the highest digit with the logical value "1" is the 14th digit, so the maximum value detection circuit 2 detects the data of the maximum value and the 14th digit is the maximum usable digit. It is designed to output data indicating that it is a bit to the next stage.
３は上記最大値検出回路２より得られる各レン
ジのデータ列中の最大値に応じた振幅を持つデイ
ジタルのデイザーを発生するデイザー発生回路に
して、５のレベル圧縮回路で入力信号ＡをΔの幅
のレベルを圧縮するものとすれば±Δ/2及び±
Δ／４のランダムなデイジタル量のデイザーを発生
する。 3 is a dither generation circuit that generates a digital dither having an amplitude corresponding to the maximum value in the data string of each range obtained from the maximum value detection circuit 2, and the level compression circuit 5 converts the input signal A into Δ. If the width level is to be compressed, ±Δ/2 and ±
A random digital amount of dither of Δ/4 is generated.
４は上記最大値検出回路２を通過した入力信号
Ａの各レンジ毎のデータ中に上記デイザー発生回
路３にて発生されたデイザーを加算する加算回路
である。 Reference numeral 4 denotes an adder circuit that adds the dither generated by the dither generating circuit 3 to the data for each range of the input signal A that has passed through the maximum value detecting circuit 2.
５は上記レベル圧縮回路であり、上記最大値検
出回路２によつて検出した各レンジの最大値の最
大利用桁ビツトに基いてそのレンジの全データに
亘つて８ビツトを残し以下のビツトを切り捨てる
働きをする回路である。例えば上記実例では最大
利用桁ビツトが第14桁目であるから第６桁目以下
を切り捨てることとなる。 5 is the level compression circuit described above, which, based on the maximum usable digit bit of the maximum value of each range detected by the maximum value detection circuit 2, cuts off the following bits, leaving 8 bits for all data in that range. It is a circuit that works. For example, in the above example, the maximum usable digit bit is the 14th digit, so the 6th digit and below are truncated.
６は上記レベル圧縮回路で16ビツトから８ビツ
トにレベル圧縮された被圧縮入力信号を再度16ビ
ツトに伸張する際に必要な情報、即ち、上記最大
値検出回路２で検出した最大値の最大利用桁ビツ
トが何桁目であるかを表す信号（以下、最大利用
桁データと言う）を各レンジ毎に例えば同期信号
の後方に挿入する最大利用桁データ挿入回路であ
る。 6 is the information necessary to expand the compressed input signal whose level was compressed from 16 bits to 8 bits in the level compression circuit 2 again to 16 bits, that is, the maximum use of the maximum value detected by the maximum value detection circuit 2. This is a maximum usable digit data insertion circuit that inserts a signal indicating which digit the digit bit is (hereinafter referred to as maximum usable digit data) after, for example, a synchronization signal for each range.
７は上記最大利用桁データ挿入回路６より伝送
されてきた被圧縮信号の中から各レンジ毎に上記
最大利用桁データを分離する最大利用桁データ分
離回路、８はこの最大利用桁データ分離回路７よ
り得られる最大利用桁データに基いて上記被圧縮
信号を各レンジ毎に８ビツトから16ビツトの信号
に伸張するレベル伸張回路である。 Reference numeral 7 denotes a maximum usage digit data separation circuit for separating the maximum usage digit data for each range from the compressed signal transmitted from the maximum usage digit data insertion circuit 6, and 8 a maximum usage digit data separation circuit 7. This level expansion circuit expands the compressed signal from 8 bits to 16 bits for each range based on the maximum usable digit data obtained.
９は上記加算回路４で加算したデイザーと同じ
値のデイザーを上記デイザー発生回路３より得ら
れるデイザーに基いて減算する減算回路である。 A subtraction circuit 9 subtracts a dither having the same value as the dither added by the addition circuit 4 based on the dither obtained from the dither generation circuit 3.
本発明は叙上のように構成されるものであり、
以下、その作用について説明する。 The present invention is constructed as described above,
The effect will be explained below.
今、入力信号Ａの或るレンジにおけるデータ列
中の最大値の最大利用桁ビツトが10ビツト（10桁
目）で、斯るレンジのデータをレベル圧縮回路５
で８ビツトに圧縮する場合について考えると、入
力端子１への入力信号Ａが第２図で示すようなも
のとしたとき、従来のようにデイザーを加えない
と、レベル圧縮回路５で下位の２ビツトが切り捨
てられることからレベル圧縮回路５の被圧縮信号
C′は第３図のように入力信号Ａに対して一義的に
定まり、例えば入力信号Ａが０乃至3Δの何れも
出力信号C′は2Δの値を取る。圧縮後の被圧縮信
号C′の入力信号（入力信号Ａ）に対する誤差は第
８図に示すように成る。要するに圧縮による一種
の量子化雑音は入力信号Ａと強い相関のある否み
となる。 Now, the maximum usable digit bit of the maximum value in the data string in a certain range of input signal A is 10 bits (10th digit), and the data in this range is processed by the level compression circuit 5.
Considering the case where the input signal A to the input terminal 1 is as shown in FIG. Since the bits are truncated, the compressed signal of the level compression circuit 5
As shown in FIG. 3, C' is uniquely determined with respect to the input signal A. For example, if the input signal A is 0 to 3Δ, the output signal C' takes a value of 2Δ. The error of the compressed signal C' after compression with respect to the input signal (input signal A) is as shown in FIG. In short, a type of quantization noise caused by compression has a strong correlation with the input signal A.
尚、第８図において、点e1乃至e5は第３図にお
ける被圧縮信号C′のC1乃至C5と入力信号Ａとの
差を示している。 Note that in FIG. 8, points e 1 to e 5 indicate the differences between C 1 to C 5 of the compressed signal C' in FIG. 3 and the input signal A.
そこで、本発明の処理装置のデイザー発生回路
３の出力するデイザーを２ビツトのデイジタル信
号として、入力端子１より入力信号Ａを入力する
と、最大値検出回路２を経て加算回路４でデイザ
ーを重畳された信号Ｂは入力信号Ａに対して第４
図のようになる。例えば入力信号Ａが1Δのとき
信号Ｂは＋3Δ、＋2Δ、０、及び−1Δの何れかを
取る。そして、この信号Ｂをレベル圧縮回路５に
通せばその出力側に入力信号Ａとの関係において
第５図に示すような被圧縮信号Ｃが得られる。例
えば入力信号Ａが1Δのとき出力信号Ｃは＋2Δか
−2Δの何れかを取る。 Therefore, when the dither output from the dither generation circuit 3 of the processing device of the present invention is converted into a 2-bit digital signal and the input signal A is inputted from the input terminal 1, the dither is superimposed by the addition circuit 4 via the maximum value detection circuit 2. The input signal B is the fourth
It will look like the figure. For example, when input signal A is 1Δ, signal B takes one of +3Δ, +2Δ, 0, and -1Δ. When this signal B is passed through the level compression circuit 5, a compressed signal C as shown in FIG. 5 is obtained at its output side in relation to the input signal A. For example, when the input signal A is 1Δ, the output signal C takes either +2Δ or −2Δ.
要するに、入力信号Ａにデイザーを加えること
により上記レベル圧縮回路５の出力である被圧縮
信号Ｃは入力信号Ａに対して一義的でなくなる。 In short, by adding a dither to the input signal A, the compressed signal C, which is the output of the level compression circuit 5, is no longer unique with respect to the input signal A.
第７図に、この被圧縮信号Ｃと入力信号Ａの関
係をより詳細に示しており、図のように1.75Δの
入力信号Ａに±Δ/2及び±Δ/4の値を等しい確率
で持つランダムなデイザーを重畳すると、レベル
圧縮回路５の被圧縮信号Ｃはゆらぎを起し1/4の
確率で2.5Δ、3/4の確率で1.5Δとなる。 Figure 7 shows the relationship between the compressed signal C and the input signal A in more detail, and as shown in the figure, the values of ±Δ/2 and ±Δ/4 are applied to the input signal A of 1.75Δ with equal probability. When a random dither is superimposed, the compressed signal C of the level compression circuit 5 fluctuates and becomes 2.5Δ with a probability of 1/4 and 1.5Δ with a probability of 3/4.
従つて、被圧縮信号Ｃの長時間平均期待値は 2.5Δ×1/4＋1.5Δ×3/4＝1.75Δ となり、入力信号Ａの1.75Δと一致する。 Therefore, the long-term average expected value of the compressed signal C is 2.5Δ×1/4+1.5Δ×3/4=1.75Δ This matches 1.75Δ of input signal A.
同様に入力信号Ａが2Δ、2.25Δ及び2.5Δの場合
も夫々
1.5Δ×1/2＋2.5Δ×1/2＝2Δ
1.5Δ×1/4＋2.5Δ×3/4＝2.25Δ
2.5Δ×4/4＝2.5Δ
となり、被圧縮信号Ｃの期待値が入力信号Ａと一
致していることがわかる。 Similarly, when input signal A is 2Δ, 2.25Δ, and 2.5Δ, respectively: 1.5Δ×1/2+2.5Δ×1/2=2Δ 1.5Δ×1/4+2.5Δ×3/4=2.25Δ 2.5Δ×4 /4=2.5Δ, and it can be seen that the expected value of the compressed signal C matches the input signal A.
以上のようにしてレベル圧縮回路５でレベル圧
縮された被圧縮信号Ｃは最大利用桁データ挿入回
路６において最大値検出回路２より得られる最大
利用桁データをレンジ毎に挿入された後、伝送路
を経て最大利用桁データ分離回路７に至り、ここ
で各レンジ毎に挿入されている最大利用桁データ
を分離される。 The compressed signal C level-compressed by the level compression circuit 5 as described above is inserted into the maximum usable digit data insertion circuit 6 for each range with the maximum usable digit data obtained from the maximum value detection circuit 2, and then sent to the transmission path. The maximum usable digit data separation circuit 7 then separates the maximum usable digit data inserted for each range.
そして、この最大利用桁データを分離された被
圧縮信号Ｃは次段の伸張回路８において上記最大
利用桁データ分離回路７より同期して供給される
最大利用桁データに基いて各レンジ毎に８ビツト
より16ビツトに伸張され減算回路９に供給され
る。 Then, the compressed signal C from which this maximum usage digit data has been separated is sent to the next stage decompression circuit 8 for each range based on the maximum usage digit data synchronously supplied from the maximum usage digit data separation circuit 7. The data is expanded from bit to 16 bit and supplied to subtraction circuit 9.
斯る減算回路９ではデイザー発生回路３より得
られる各レンジ毎のデイザーを伸張回路８から入
力される信号Ｄより減算する。 The subtraction circuit 9 subtracts the dither for each range obtained from the dither generation circuit 3 from the signal D input from the expansion circuit 8.
第１１図に、例として、入力信号Ａの値が1Δ、
1.25Δ、1.5Δ及び1.75Δの場合について加算した
デイザーの値に対する圧縮の出力及びデイザー減
算後の出力並にデイザー減算後の減算回路９の出
力Ｅの期待値を示しているが、この図からもわか
るようにデイザー減算後の期待値も入力信号Ａの
値と一致している。 In FIG. 11, as an example, the value of input signal A is 1Δ,
The figure shows the compression output for the added dither value, the output after dither subtraction, and the expected value of the output E of the subtraction circuit 9 after dither subtraction for the cases of 1.25Δ, 1.5Δ, and 1.75Δ. As can be seen, the expected value after dither subtraction also matches the value of input signal A.
第９図に第５図に基いたデイザーを重畳した場
合のレベル圧縮回路５の入力（信号Ｂ）に対する
被圧縮信号Ｃの取り得る誤差を示している。例え
ば、第９図において点a1，a2は第５図で入力信号
Ａが1Δのときの被圧縮信号Ｃの取り得る値＋
2Δ、−2Δと入力信号Ａとの誤差を示している。 FIG. 9 shows possible errors of the compressed signal C with respect to the input (signal B) of the level compression circuit 5 when dither based on FIG. 5 is superimposed. For example, points a 1 and a 2 in FIG. 9 are the possible values of the compressed signal C when the input signal A is 1Δ in FIG.
Errors between 2Δ, -2Δ and input signal A are shown.
又、第６図は入力信号Ａと減算回路９の出力信
号Ｅとの関係を示す図であり、第１０図は伸張回
路８からの信号Ｄよりデイザーを減算した場合の
信号Ｂに対する信号Ｅの取り得る誤差を示してい
る。例えば、第１０図において点a1，a3は第６図
で入力信号Ａが1Δのときの出力信号Ｅの取り得
る値＋3Δ、＋1Δ及び０との誤差を示している。 6 is a diagram showing the relationship between the input signal A and the output signal E of the subtraction circuit 9, and FIG. 10 is a diagram showing the relationship between the input signal A and the output signal E of the subtraction circuit 9, and FIG. It shows possible errors. For example, in FIG. 10, points a 1 and a 3 indicate the error from the possible values +3Δ, +1Δ, and 0 of the output signal E when the input signal A is 1Δ in FIG.
＜本発明の効果＞
本発明は叙上のように、デイジタル信号をレベ
ル圧縮する前にデイジタル信号中の各レンジ期間
毎に夫々最大値を検出して該最大値に応じたデイ
ザーを加算し、その上で圧縮した後、伸張する時
に上記加算したデイザーと同じ値のデイザーを減
算することにより、デイジタル信号のレベル圧縮
と伸張時における量子化雑音と入力信号との無相
関化、さらに誤差の分散、平均化、及び精度、
SN比の向上を計れ、レベル圧縮による量子化ス
テツプ数の減少を原因とする伸張後の信号のひず
みを軽減することができる。<Effects of the Present Invention> As described above, the present invention detects the maximum value for each range period in the digital signal before level compressing the digital signal, and adds dither according to the maximum value, After compression, by subtracting a dither with the same value as the dither added above when decompressing, the level of the digital signal is compressed, the quantization noise and the input signal are decorrelated during decompression, and the error is dispersed. , averaging, and precision,
It is possible to improve the signal-to-noise ratio and reduce distortion of the signal after expansion caused by a decrease in the number of quantization steps due to level compression.
第１図は本発明に係るデイジタル信号の処理装
置の一実施例を示すブロツク的電気回路図、第２
図はアナログ入力とその量子化入力との関係を示
す入出力特性図、第３図は量子化した入力信号に
デイザーを加えないでレベル圧縮した際の入力信
号と被圧縮信号の関係を示す特性図、第４図は上
記本発明に係る装置によりデイザーを加えられた
信号と入力信号との関係を示す特性図、第５図は
同上デイザーを加えられた信号をレベル圧縮した
被圧縮信号と上記入力信号との関係を示す特性
図、第６図は上記本発明に係る装置における減算
回路の出力信号と上記入力信号との関係を示す特
性図、第７図は同上本発明装置における被圧縮信
号が入力信号に対して付加されたデイザーにより
ゆらぎを起す状態を説明する特性図、第８図は上
記第３図における被圧縮信号と上記入力信号の差
を示す説明図、第９図は上記第４図における被圧
縮信号と上記入力信号の差を示す説明図、第１０
図は上記第６図における出力信号と上記入力信号
との差を示す説明図、第１１図は本発明に係る装
置において入力信号、加えるデイザー等の関係を
示す説明図である。
２：最大値検出回路、３：デイザー発生回路、
４：加算回路、５：レベル圧縮回路。
FIG. 1 is a block electric circuit diagram showing an embodiment of a digital signal processing device according to the present invention, and FIG.
The figure is an input/output characteristic diagram showing the relationship between the analog input and its quantized input, and Figure 3 is the characteristic showing the relationship between the input signal and the compressed signal when the level is compressed without adding dither to the quantized input signal. 4 is a characteristic diagram showing the relationship between a signal dithered by the device according to the present invention and an input signal, and FIG. 5 shows a compressed signal obtained by level-compressing the dithered signal and the above FIG. 6 is a characteristic diagram showing the relationship between the input signal and the output signal of the subtracting circuit in the device according to the present invention, and FIG. 7 is a characteristic diagram showing the relationship between the input signal and the input signal in the device according to the present invention. FIG. 8 is an explanatory diagram showing the difference between the compressed signal in FIG. 3 and the input signal, and FIG. Explanatory diagram showing the difference between the compressed signal in FIG. 4 and the above input signal, No. 10
This figure is an explanatory diagram showing the difference between the output signal and the input signal in the above-mentioned FIG. 6, and FIG. 11 is an explanatory diagram showing the relationship between the input signal, dither, etc. to be added in the apparatus according to the present invention. 2: maximum value detection circuit, 3: dither generation circuit,
4: Adder circuit, 5: Level compression circuit.
Claims (1)
後伝送し、伝送された非圧縮信号をレベル伸張す
るデイジタル信号の処理装置において、 上記入力信号における各レンジ期間毎の最大値
を検出する最大値検出回路と、 該最大値検出回路の検出した上記レンジ期間毎
の最大値に応じて各レンジ期間毎にデイジタル値
のデイザーを発生するデイザー発生回路と、 上記入力信号の各レンジ期間毎に上記デイザー
を加算する加算回路と、 該加算回路より出力される上記デイザーを加算
した上記入力信号をレベル圧縮し被圧縮信号を出
力するレベル圧縮回路と、 該レベル圧縮回路より伝送された上記被圧縮信
号をレベル伸張するレベル伸張回路と、 該レベル伸張回路の出力信号より上記加算回路
で加算されたデイザーと同じ値のデイザーを減算
する減算回路と、 を備えて成るデイジタル信号の処理装置。[Claims] 1. In a digital signal processing device that compresses the level of a digitized input signal and then transmits it, and expands the level of the transmitted uncompressed signal, the maximum value of the input signal for each range period is detected. a maximum value detection circuit that generates a dither of a digital value for each range period according to the maximum value detected by the maximum value detection circuit for each range period; an adder circuit that adds the dither to the input signal; a level compressor circuit that compresses the level of the input signal to which the dither output from the adder circuit is added and outputs a compressed signal; A digital signal processing device comprising: a level expansion circuit that expands the level of a compressed signal; and a subtraction circuit that subtracts a dither having the same value as the dither added by the addition circuit from an output signal of the level expansion circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27146984A JPS61146021A (en) | 1984-12-20 | 1984-12-20 | Digital signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP27146984A JPS61146021A (en) | 1984-12-20 | 1984-12-20 | Digital signal processor |
Publications (2)
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|---|---|
| JPS61146021A JPS61146021A (en) | 1986-07-03 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27146984A Granted JPS61146021A (en) | 1984-12-20 | 1984-12-20 | Digital signal processor |
Country Status (1)
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| US7483574B2 (en) | 2001-09-14 | 2009-01-27 | Nec Corporation | Image processing apparatus, image transmission apparatus, image reception apparatus, and image processing method |
| EP2110804A2 (en) | 2001-09-14 | 2009-10-21 | NEC Corporation | Image processing apparatus and method |
| EP2112649A2 (en) | 2001-09-14 | 2009-10-28 | NEC Corporation | Image processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61146021A (en) | 1986-07-03 |
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