JPH0279010A - Reader for tri-state digital encoder - Google Patents
Reader for tri-state digital encoderInfo
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は3ステートデジタルエンコーダの読取装置、特
に、スチールカメラのズームレンズに代表されるような
一定距離範囲内を躍動して現在の位置情報(ズームレン
ズの場合は焦点距離情報)を出力するエンコーダの出力
データを読取装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a reading device for a 3-state digital encoder, and in particular, to a reading device for a 3-state digital encoder, which dynamically moves within a certain distance range such as the zoom lens of a still camera, and reads current position information. This relates to a device that reads output data of an encoder that outputs (focal length information in the case of a zoom lens).
(従来の技術)
一般的に従来使用されているエンコーダの出力を読取る
場合を第5図及び第6図に示す。以下、説明を明解にす
るために2ビツトのエンコーダを例にとって説明する。(Prior Art) The case of reading the output of a conventionally used encoder is shown in FIGS. 5 and 6. In order to make the explanation clear, a 2-bit encoder will be explained below as an example.
まず、第5図に示すようにエンコーダにの入力端子aを
基準電圧V r*fに、入力端子すを基準電正位GND
にそれぞれ接続する。また、エンコーダにの出力端子1
.2には異なる値の4つの抵抗R1、R2,R3及びR
4を夫々接続する。エンコーダにの出力端子1.2の論
理レベル“H”、”Lo及び“オープン状態”の組合わ
せである9通りのパターンに応じて、次段のアナログ/
デジタル変換器(以下、A/D変換器と称する)Bの入
力側には基準電圧V earを、4つの抵抗の組合わせ
で分圧した9通りのレベルの電圧のいずれかが与えられ
るようになる。そこでA/D変換変換器上りこの電圧値
をデジタル化してエンコードされた値を得ることになる
。First, as shown in FIG.
Connect to each. Also, output terminal 1 to the encoder
.. 2 has four resistors R1, R2, R3 and R of different values.
Connect 4 respectively. The next stage analog /
The input side of the digital converter (hereinafter referred to as A/D converter) B is supplied with one of nine voltage levels obtained by dividing the reference voltage V ear by a combination of four resistors. Become. Therefore, this voltage value going up the A/D conversion converter is digitized to obtain an encoded value.
又、第6図に示すよ例では、エンコーダにの出力端子1
.2を4つの等しい値の抵抗R1,R2゜R3及びR4
でプルアップ及びプルダウンすることにより、出力端子
12の“オープン状態”ではv 、、rx 1 /2
、“H”状態では■、。1、“L”状態ではGNDの3
通りの電圧レベルが得られ、これら電圧レベルをそれぞ
れウィンドウコンパレータに入力し、従って、もとの2
ビット信号は2倍の4ビツトデジタル値に変換されてエ
ンコード値を検出するようにしている。In addition, in the example shown in Fig. 6, output terminal 1 of the encoder
.. 2 into four equal value resistors R1, R2゜R3 and R4
By pulling up and down at , in the "open state" of the output terminal 12, v , , rx 1 /2
,■ in the "H" state. 1. In “L” state, GND 3
voltage levels are obtained and each of these voltage levels is input into a window comparator, thus resolving the original two voltage levels.
The bit signal is converted into a double 4-bit digital value to detect the encoded value.
(発明が解決しようとする課題)
上述した従来の2通りのエンコーダの出力の読取り手段
によれば、いずれも読取りのための回路構成が複雑にな
るだけでなく、正確な値の基準電圧及び正確な値の抵抗
が必要となり、またビット数が増倍するために生じる制
約も多い。(Problems to be Solved by the Invention) According to the two conventional encoder output reading means described above, not only do the circuit configurations for reading become complicated, but also the reference voltage of an accurate value and the A resistor with a certain value is required, and there are many restrictions due to the multiplication of the number of bits.
本発明は上記問題点に鑑み、特殊な素子を必要としない
極めて簡単な回路構成により、また何らビット数を増大
することな(エンコーダの出力を容易に読取り得る3ス
テートデジタルエンコーダの読取装置を提供することを
目的とする。In view of the above problems, the present invention provides a reading device for a 3-state digital encoder that can easily read the output of the encoder with an extremely simple circuit configuration that does not require special elements and without increasing the number of bits. The purpose is to
(課題を解決するための手段及び作用)本発明3ステー
トデジタルエンコーダの読取装置は論理レベル“HZ
11 L II及び“オープン状態”の3通りのデジタ
ル値を複数のビット(nビット)組合わせて3n通りの
パターンを表現するエンコーダ手段と、このエンコーダ
の2つの入力端子に2通りの論理レベルを与え夫々の論
理レベルにおけるエンコーダ手段の出力に基づいてエン
コード値を検出する検出手段とを具備したことを特徴と
する。(Means and operations for solving the problem) The reading device of the 3-state digital encoder of the present invention has a logic level "HZ".
11 L II and "open state" encoder means for expressing 3n patterns by combining three digital values (n bits), and two logic levels for two input terminals of this encoder. and detection means for detecting an encoded value based on the output of the encoder means at each given logic level.
本発明によれば、まず、エンコーダの出力を読取るため
のA/D変換器、ウィンドウコンパレータ等の回路素子
を不要化するため、これら回路素子を取除(ことにする
。またエンコーダの出力の“オープン状態”を論理レベ
ル上のH″又は“L″のいずれかの状態に包含するため
に、とりあえず抵抗によりプルアップする。しかしこれ
だけの回路構成ではnビットのデジタルエンコーダの出
力の読取れるパターンは2″通りに過ぎず、3ステート
エンコーダで形成される3″通りのパターンのすべてを
読み取れるわけではない。According to the present invention, first, in order to eliminate the need for circuit elements such as an A/D converter and a window comparator for reading the encoder output, these circuit elements are removed. In order to include the "open state" in either the "H" or "L" state on the logic level, a resistor is used to pull it up. However, with this circuit configuration, the pattern that can be read from the output of the n-bit digital encoder is There are only 2'' patterns, and not all of the 3'' patterns formed by the 3-state encoder can be read.
そこで従来は固有電圧レベルを与えていたエンコーダの
入力端子に着目し、ここに相反する二通りの論理レベル
入力”H″又は“L″及びL″又は“H″を与えるよう
にする。この着想の概念図を第1図に示す二
第1図から明らかなように、3ステートデジタルエンコ
ーダにの入力端子a及びbに与えられるデータはインバ
ータAの作用により常に逆の論理レベルとする。一方、
エンコーダにの出力端子1.2.3、・・・、nはそれ
ぞれがプルアップされているため“オープン状態”にお
いては入力データにかかわらず“H”状態となり、“オ
ープン状態”以外の場合においては、接続されているエ
ンコーダにの入力端子の論理レベルをそのまま出力して
インターフェース回路IFに供給し、記憶し得るように
する。かようにして記憶されたエンコーダにの出力側の
論理レベルを中央演算装置CPUによって必要に応じて
呼出して処理し得るようにする。Therefore, we focused on the input terminal of the encoder, which conventionally gave a unique voltage level, and gave it two contradictory logic level inputs "H" or "L" and "L" or "H".This idea As is clear from FIG. 1, the data applied to input terminals a and b of the 3-state digital encoder are always at opposite logic levels due to the action of inverter A.On the other hand,
Output terminals 1, 2, 3, ..., n to the encoder are each pulled up, so in the "open state" they are in the "H" state regardless of the input data, and in cases other than the "open state" outputs the logic level of the input terminal of the connected encoder as it is and supplies it to the interface circuit IF so that it can be stored. The thus stored logic level on the output side of the encoder can be recalled and processed by the central processing unit CPU as required.
これかため、3ステートデジタルエンコーダにの出力端
子1,2が、いかなる導体パターンと導通しているか、
或はごオープン状態“にあるかをM Hn又は“L”の
論理レベルの組み合わせで判別することが可能となる。Because of this, it is difficult to determine which conductor pattern the output terminals 1 and 2 of the 3-state digital encoder are connected to.
Alternatively, it is possible to determine whether it is in the "open state" by a combination of the logic levels of MHn or "L".
(実施例1)
以下、第2図によって本発明2ビツト3ステートデジタ
ルエンコーダーにの出力の読取装置を実施例に基づき説
明する。2つの導体パターン(イ)及び(ロ)の上を摺
導するエンコーダにの入力端子をa、b、出力端子を1
.2とする。エンコーダにの出力端子1.2は抵抗R1
,R2によりプルアップされているためオープン状態に
おいては常に論理レベル“H”を出力する。一方エンコ
ーダにの出力端子1.2が導体パターン(イ)と導通し
ている場合には、入力端子a、bそれぞれに入力される
論理レベルがそのまま出力されるようにする。(Embodiment 1) Hereinafter, an apparatus for reading the output from a 2-bit 3-state digital encoder of the present invention will be described based on an embodiment with reference to FIG. The input terminals of the encoder sliding on the two conductor patterns (a) and (b) are a and b, and the output terminal is 1.
.. Set it to 2. Output terminal 1.2 to encoder is resistor R1
, R2, so it always outputs a logic level "H" in an open state. On the other hand, when the output terminals 1.2 of the encoder are electrically connected to the conductor pattern (a), the logic levels input to the input terminals a and b are output as they are.
以上のことから明らかなように、本発明によれば、エン
コーダにの入力端子a、bにそれぞれ論理レベル“H”
及び“L”を入力したときに得られる2ビツト出力デー
タの2組の組み合わせは1から9までのエンコード値に
応じた固有の値を有している。従って、エンコード値読
取りのための特殊な回路素子は必要な(、また入出力の
ビット数も増大する必要もない。As is clear from the above, according to the present invention, logic level "H" is applied to input terminals a and b of the encoder.
The combination of two sets of 2-bit output data obtained when inputting "L" and "L" has a unique value corresponding to the encoded value from 1 to 9. Therefore, there is no need for special circuit elements for reading encoded values (and no need to increase the number of input/output bits).
(実施例2)
第3図は8ビツトデジタルエンコーダにの場合の実施例
を示す。本例では、エンコーダにの各ピット出力端子1
〜8にプルアップ抵抗R1〜R8を夫々接続するだけで
、2組の8ビブトデータの組合わせを上述した所と同様
に読取ることができ、これによりエンコード値を得るこ
とができる。(Embodiment 2) FIG. 3 shows an embodiment in the case of an 8-bit digital encoder. In this example, each pit output terminal 1 of the encoder
By simply connecting pull-up resistors R1 to R8 to 8, respectively, two sets of 8-bibt data can be read in the same manner as described above, and thereby an encoded value can be obtained.
(実施例3)
また、エンコーダにの出力端子1.2を第4図の実施例
のごとくプルダウンすることもでき、これによっても“
オープン状態”が論理レベル“L”になること以外は第
2図に示す実施例の場合と同様である。(Embodiment 3) Also, the output terminals 1 and 2 of the encoder can be pulled down as in the embodiment shown in FIG.
The embodiment is the same as the embodiment shown in FIG. 2, except that the "open state" becomes the logic level "L".
(発明の効果)
上述のごとく、本発明による3ステートデジタルエンコ
ーダの読取装置は、特殊な素子を必要とすることな(極
めて簡易な回路構成により最小限のビット数でエンコー
ド値をダイレクトに読込む事ができるという実用上重要
な利点を有している。(Effects of the Invention) As described above, the reading device for a 3-state digital encoder according to the present invention does not require special elements (it directly reads encoded values with a minimum number of bits using an extremely simple circuit configuration). It has the important practical advantage of being able to
第1図は本発明3ステートデジタルエンコーダの読取装
置の構成を示すブロック図、
第2図は本発明3ステートデジタルエンコーダの読取装
置の実施例を示す構成図、
第3図は同じくその他の例を示すブロック図、第4図は
本発明3ステートデジタルエンコーダの読取装置の変形
例を示すブロック図、
第5及び6図は従来のエンコーダの読み取装置を示す説
明図である。
K ・・・ 3ステートエンコーダ
A ・・・ インバータ
IF ・・・ インターフェース回路cpu ・・
・ 中央演算装置
a、 b ・・・ 入力端子(K)1、〜n ・・
・ 出力端子(K)
R1−Rn ・・・ 抵・抗
特許出願人 オリンパス光学工業株式会社第1図
K・・・3ステートエンコーダ
A・・・インバータ
1F・・・インターフェース回路
CPLJ・・・中央演算装置
a、 b・・・入力端子(K)
第3図
第4図
第5図
第6図
ref2Fig. 1 is a block diagram showing the configuration of a reading device for a 3-state digital encoder of the present invention, Fig. 2 is a block diagram showing an embodiment of a reading device for a 3-state digital encoder of the present invention, and Fig. 3 similarly shows another example. FIG. 4 is a block diagram showing a modified example of a reading device for a three-state digital encoder according to the present invention, and FIGS. 5 and 6 are explanatory diagrams showing a reading device for a conventional encoder. K... 3-state encoder A... Inverter IF... Interface circuit cpu...
・Central processing units a, b... Input terminals (K) 1, ~n...
- Output terminal (K) R1-Rn...Resistance/resistance patent applicant Olympus Optical Industry Co., Ltd. Figure 1 K...3-state encoder A...Inverter 1F...Interface circuit CPLJ...Central processing Devices a, b...input terminals (K) Fig. 3 Fig. 4 Fig. 5 Fig. 6 ref2
Claims (1)
3通りのデジタル値を複数のビット(nビット)組合わ
せて3^n通りのパターンを表現するエンコーダ手段と
、このエンコーダの2つの入力端子に2通りの論理レベ
ルを与え夫々の論理レベルにおけるエンコーダ手段の出
力に基づいてエンコード値を検出する検出手段とを具備
したことを特徴とする3ステートデジタルエンコーダの
読取装置。1. Encoder means for expressing 3^n patterns by combining three digital values of logic levels "H", "L" and "open state" with a plurality of bits (n bits); 1. A reading device for a three-state digital encoder, comprising: detecting means for applying two logic levels to one input terminal and detecting an encoded value based on the output of the encoder means at each logic level.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63231125A JPH0279010A (en) | 1988-09-14 | 1988-09-14 | Reader for tri-state digital encoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63231125A JPH0279010A (en) | 1988-09-14 | 1988-09-14 | Reader for tri-state digital encoder |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0279010A true JPH0279010A (en) | 1990-03-19 |
Family
ID=16918676
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63231125A Pending JPH0279010A (en) | 1988-09-14 | 1988-09-14 | Reader for tri-state digital encoder |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0279010A (en) |
-
1988
- 1988-09-14 JP JP63231125A patent/JPH0279010A/en active Pending
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