JPH0277135A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0277135A JPH0277135A JP63229141A JP22914188A JPH0277135A JP H0277135 A JPH0277135 A JP H0277135A JP 63229141 A JP63229141 A JP 63229141A JP 22914188 A JP22914188 A JP 22914188A JP H0277135 A JPH0277135 A JP H0277135A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特に、バック
ゲート部の形成方法に関するものである。
ゲート部の形成方法に関するものである。
従来の技術
従来、ＤＳＡ構造を有する電界効果型トランジスタのバ
ックゲート・コンタクト部の高濃度層を形成する方法は
、まず、ベース層を形成し、その後、ベース層と配線材
料（アルミニウム）が低抵抗でコンタクトが取れる様に
、ベース層と同型の高濃度不純物層を形成する。その後
、バックゲート・コンタクト部を除く領域にソース層を
形成し、次いでコンタクトホールを形成してコンタクト
を収る。
ックゲート・コンタクト部の高濃度層を形成する方法は
、まず、ベース層を形成し、その後、ベース層と配線材
料（アルミニウム）が低抵抗でコンタクトが取れる様に
、ベース層と同型の高濃度不純物層を形成する。その後
、バックゲート・コンタクト部を除く領域にソース層を
形成し、次いでコンタクトホールを形成してコンタクト
を収る。
第３図（ａ）〜（Ｃ）は従来の縦型電界効果トランジス
タのバックゲートのコンタクト形成方法を工程順に示し
た断面図である。
タのバックゲートのコンタクト形成方法を工程順に示し
た断面図である。
先ず、第３図＜ａ）に示す様に、Ｓｉ基板１上にゲート
酸１ヒ膜２を形成し、さらにポリシリコン３を成長せし
めてパターニングする。その後、ポリシリコン３をマス
クにしてベース層４を形成し、さらに、バックゲート部
のコンタクトを収るための高濃度層８を形成する。
酸１ヒ膜２を形成し、さらにポリシリコン３を成長せし
めてパターニングする。その後、ポリシリコン３をマス
クにしてベース層４を形成し、さらに、バックゲート部
のコンタクトを収るための高濃度層８を形成する。
次に第３図（ｂ）に示す様に、バックゲート・コンタク
ト部にソース層が形成されないためのマスク材１２（レ
ジスト等）をパターニングする。その後ソース層６を形
成する。
ト部にソース層が形成されないためのマスク材１２（レ
ジスト等）をパターニングする。その後ソース層６を形
成する。
次いで第３図（ｃ）に示す様に、マスク材１２を除去し
て眉間膜９を成長せしめ、その後、コンタクトホールを
形成して電極１０を形成し、ソース層６とバックゲート
部の高濃度層８のコンタクトを収る。
て眉間膜９を成長せしめ、その後、コンタクトホールを
形成して電極１０を形成し、ソース層６とバックゲート
部の高濃度層８のコンタクトを収る。
発明が解決しようとする課題
上述した従来のバックゲート部のコンタクト形成方法で
、ベース層、ソース層のシャロー化を実施するにあたり
、ソース層を従来のりんからひ素に変えた場合（Ｎｃｈ
の場合）に、ひ素の拡散深さよりベースの高濃度層の拡
散深さの方が深くなって、チャンネル部の濃度が高くな
り、電界効果型トラ、ンジスタのしきい値電圧（Ｖ丁）
が非常に高くなるという欠点がある。
、ベース層、ソース層のシャロー化を実施するにあたり
、ソース層を従来のりんからひ素に変えた場合（Ｎｃｈ
の場合）に、ひ素の拡散深さよりベースの高濃度層の拡
散深さの方が深くなって、チャンネル部の濃度が高くな
り、電界効果型トラ、ンジスタのしきい値電圧（Ｖ丁）
が非常に高くなるという欠点がある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした半導体装置の新規な製造方
法を提供することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした半導体装置の新規な製造方
法を提供することにある。
発明の従来技術に対する相違点
上述した従来のバックゲート部のコンタクト形成方法に
対し、本発明は、ソース層形成前に、バックゲートのコ
ンタクト部に窒化膜をパターニングし、窒化膜をソース
層形成時のマスク材にしてソース層を形成し、その後、
窒化膜を用いて選択酸化を行い、窒化膜を除去し、バッ
クゲート部の高濃度層を形成することにより、ＰＲ数を
増すことなく、かつシャロー化による７丁の変動をなく
すことができるという独創的な内容を有する。
対し、本発明は、ソース層形成前に、バックゲートのコ
ンタクト部に窒化膜をパターニングし、窒化膜をソース
層形成時のマスク材にしてソース層を形成し、その後、
窒化膜を用いて選択酸化を行い、窒化膜を除去し、バッ
クゲート部の高濃度層を形成することにより、ＰＲ数を
増すことなく、かつシャロー化による７丁の変動をなく
すことができるという独創的な内容を有する。
課題を解決するための手段
上記目的を達成する為に、本発明に係るＤＳＡ ｉ造を
有する電界効果型トランジスタのバックゲート部のコン
タクト形成方法は、ソース層形成前に窒化膜を成長せし
めパターニングする工程と、窒化膜をマスクにソース層
を形成する工程と、そのｆ＆選択酸化をおこないソース
層の上に厚い酸化膜を成長させる工程と、窒化膜のみを
除去し厚い酸化膜をマスクにバックゲート・コンタクト
部の高濃度層を形成する工程とを有している。
有する電界効果型トランジスタのバックゲート部のコン
タクト形成方法は、ソース層形成前に窒化膜を成長せし
めパターニングする工程と、窒化膜をマスクにソース層
を形成する工程と、そのｆ＆選択酸化をおこないソース
層の上に厚い酸化膜を成長させる工程と、窒化膜のみを
除去し厚い酸化膜をマスクにバックゲート・コンタクト
部の高濃度層を形成する工程とを有している。
実施例
次に本発明をその好ましい各実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図（ａ）〜（ｅ）は本発明による第１の実施例を説
明するために工程順に示した断面図である。
明するために工程順に示した断面図である。
まず第１図（ａ）に示す様に、Ｓｉ基板１上にゲート酸
化膜２を成長せしめ、その上にポリシリコン３を成長さ
せてパターニングし、ポリシリコン３をマスクにベース
層４を形成する。
化膜２を成長せしめ、その上にポリシリコン３を成長さ
せてパターニングし、ポリシリコン３をマスクにベース
層４を形成する。
次に第１図（ｂ）に示す様に、窒化膜５を成長せしめて
パターニングし、その後、窒化膜５をマスクにソース１
１６を形成する。
パターニングし、その後、窒化膜５をマスクにソース１
１６を形成する。
次いで第１図（ｃ）に示す様に、選択酸化をおこない、
厚い酸化膜７を形成する。
厚い酸化膜７を形成する。
次に第１図（ｄ）に示す様に、窒化膜５を除去し、厚い
酸化膜７をマスクにしてバックゲート部の高濃度層８を
形成する。
酸化膜７をマスクにしてバックゲート部の高濃度層８を
形成する。
続いて第１図（ｅ）に示す様に、層間膜９を成長せしめ
、コンタクトホールを形成して電極１０を形成する。
、コンタクトホールを形成して電極１０を形成する。
第２図は本発明による第２の実施例を工程順に示した断
面図である。
面図である。
本第２の実施例は、ＬＤ１４０３ ｍ造におけるバック
ゲート部のコンタクトの形成方法に関するものであり、
第１図と同様の工程を有していて、ＰＲ数を変えずにシ
ャロー化ができるという利点がある。
ゲート部のコンタクトの形成方法に関するものであり、
第１図と同様の工程を有していて、ＰＲ数を変えずにシ
ャロー化ができるという利点がある。
発明の効果
以上、説明した様に、本発明によれば、窒化膜をマスク
にソース層を形成し、選択酸化によってできる厚い酸化
膜をマスクにバックゲート・コンタクト部の高濃度層と
形成するので、従来のＰＲ数をふやすことなく、ｖ７の
変動をおこさないシャロージャンクシテン化が達成でき
る。
にソース層を形成し、選択酸化によってできる厚い酸化
膜をマスクにバックゲート・コンタクト部の高濃度層と
形成するので、従来のＰＲ数をふやすことなく、ｖ７の
変動をおこさないシャロージャンクシテン化が達成でき
る。
第１図（ａ）〜（ｅ）は本発明による第１の実施例を説
明するために工程順に示した断面図、第２図（ａ）〜（
ｅ）は本発明による第２の実施例を工程順に示した断面
図、第３図（ａ）〜（ｃ＞は従来の方法を説明するため
に工程順に示した断面図である。 １・・・Ｓｔ基板、２・・・ゲート酸化膜、３・・・ポ
リシリコン、４・・・ベース層、う・・・窒化膜、６・
・・ソース層、７・・・５ｉ０２膜、８・・・高濃度層
、９・・・層間膜、１０・・・電極、１工・・・ドレイ
ン層、１２・・・マスク材特許出願人 日本電気株
式会社 代 理 人 弁理士 熊谷雄太部 ・＼ −
明するために工程順に示した断面図、第２図（ａ）〜（
ｅ）は本発明による第２の実施例を工程順に示した断面
図、第３図（ａ）〜（ｃ＞は従来の方法を説明するため
に工程順に示した断面図である。 １・・・Ｓｔ基板、２・・・ゲート酸化膜、３・・・ポ
リシリコン、４・・・ベース層、う・・・窒化膜、６・
・・ソース層、７・・・５ｉ０２膜、８・・・高濃度層
、９・・・層間膜、１０・・・電極、１工・・・ドレイ
ン層、１２・・・マスク材特許出願人 日本電気株
式会社 代 理 人 弁理士 熊谷雄太部 ・＼ −
Claims (1)
- ＤＳＡ構造を有する電界効果型トランジスタのバックゲ
ート部を形成する方法において、パターニングされた窒
化膜をマスクとしてソース層を形成したのちに選択酸化
を行い、バックゲート・コンタクト部の高濃度層を形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229141A JPH0277135A (ja) | 1988-09-13 | 1988-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229141A JPH0277135A (ja) | 1988-09-13 | 1988-09-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0277135A true JPH0277135A (ja) | 1990-03-16 |
Family
ID=16887408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229141A Pending JPH0277135A (ja) | 1988-09-13 | 1988-09-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0277135A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0769811A1 (en) * | 1995-10-19 | 1997-04-23 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method of fabricating self aligned DMOS devices |
| WO2002050878A1 (de) * | 2000-12-21 | 2002-06-27 | Micronas Gmbh | Verfahren zum herstellen eines eine mikrostruktur aufweisenden festkörpers |
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503027A (ja) * | 1986-12-05 | 1988-11-02 | ゼネラル・エレクトリック・カンパニイ | セルフアライン半導体装置を製造する方法 |
-
1988
- 1988-09-13 JP JP63229141A patent/JPH0277135A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503027A (ja) * | 1986-12-05 | 1988-11-02 | ゼネラル・エレクトリック・カンパニイ | セルフアライン半導体装置を製造する方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0769811A1 (en) * | 1995-10-19 | 1997-04-23 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method of fabricating self aligned DMOS devices |
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
| WO2002050878A1 (de) * | 2000-12-21 | 2002-06-27 | Micronas Gmbh | Verfahren zum herstellen eines eine mikrostruktur aufweisenden festkörpers |
| US7166232B2 (en) | 2000-12-21 | 2007-01-23 | Micronas Gmbh | Method for producing a solid body including a microstructure |
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