JPH0275084A - パターンマッチング用類似度演算回路 - Google Patents
パターンマッチング用類似度演算回路Info
- Publication number
- JPH0275084A JPH0275084A JP22653088A JP22653088A JPH0275084A JP H0275084 A JPH0275084 A JP H0275084A JP 22653088 A JP22653088 A JP 22653088A JP 22653088 A JP22653088 A JP 22653088A JP H0275084 A JPH0275084 A JP H0275084A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- shift register
- mantissa
- constitution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 21
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
- Image Analysis (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２組のパターンデータ間の積和演算によシ得
た演算結果データを扱うパターンマツチング用類似度演
算回路に関するものであり、更に詳しくは、かかる積和
演算により発生する桁数の大きな数値データを、所要の
演算精度を維持するに足る有効桁数を確保しながら、数
値データの所要ビット数を減らして回路を小型化するこ
とを可能にするパターンマツチング用類似度演算回路に
関するものである。
た演算結果データを扱うパターンマツチング用類似度演
算回路に関するものであり、更に詳しくは、かかる積和
演算により発生する桁数の大きな数値データを、所要の
演算精度を維持するに足る有効桁数を確保しながら、数
値データの所要ビット数を減らして回路を小型化するこ
とを可能にするパターンマツチング用類似度演算回路に
関するものである。
パターンマツチング用の類似度演算回路においては、積
和演算などにおいて桁数の大きな数値が発生する。一般
的に、桁数の大きな数値を限られたビット数で扱か５場
合、浮動小数点表現が用いられる。これはほとんどの計
算機が用いている数値表現手法であり、第４図にそのデ
ータ形式を示す。
和演算などにおいて桁数の大きな数値が発生する。一般
的に、桁数の大きな数値を限られたビット数で扱か５場
合、浮動小数点表現が用いられる。これはほとんどの計
算機が用いている数値表現手法であり、第４図にそのデ
ータ形式を示す。
、 同図に示す例は、仮数部の符号ビットのみをＭＳＤ
（最上位桁）に置き、ＭＳＤ（最上位桁）の次より指数
部を置く形式を採っており、仮数部２４ビツト、その符
号ビットが１ビツト、指数部が７ビツト、合計で４バイ
トを用いた浮動小数点の表現例である。
（最上位桁）に置き、ＭＳＤ（最上位桁）の次より指数
部を置く形式を採っており、仮数部２４ビツト、その符
号ビットが１ビツト、指数部が７ビツト、合計で４バイ
トを用いた浮動小数点の表現例である。
かかる浮動小数点表現法をパターンマツチング用類似度
演算回路において用いる場合、符号なし２進数を、浮動
小数点表現に変換する回路が大きなものとなり、回路全
体の小型化の妨げとなる。
演算回路において用いる場合、符号なし２進数を、浮動
小数点表現に変換する回路が大きなものとなり、回路全
体の小型化の妨げとなる。
また、変換後の数値データに対し、ＩＣレベルで構成さ
れる比較器や加算器２乗算器がその′！！までは用いる
ことができなくなる。
れる比較器や加算器２乗算器がその′！！までは用いる
ことができなくなる。
しかし、浮動小数点表現を用いない場合は、扱う数値デ
ータのビット数にほぼ比例して、ノ・−ドウエアの規模
が大きくなってしまう。また、ノ・−ドウエアの規模を
小さくするために下位ビットを切捨てる場合もある。し
かし、入力データの変動を考え、演算精度を維持しよう
とすれば、思うようにビットの切捨てが行なえず、小型
化を図れない場合が多かった。
ータのビット数にほぼ比例して、ノ・−ドウエアの規模
が大きくなってしまう。また、ノ・−ドウエアの規模を
小さくするために下位ビットを切捨てる場合もある。し
かし、入力データの変動を考え、演算精度を維持しよう
とすれば、思うようにビットの切捨てが行なえず、小型
化を図れない場合が多かった。
本発明では、類似度演算回路で積和演算器や乗算器など
の出力として出現するビット数の大きな符号なし２進数
を、指数部を持つ浮動小数点表現に類似したデータ形式
に変換して扱うことにより、計算精度の維持に必要なビ
ット数の確保を容易なものとし、しかも、変換後の数値
データをＩＣレベルで構成される演算器に対して、比較
器に関してはそのままの形で、また乗算器に関しては指
数部と仮数部を分けることによシ容易に対応できるデー
タ形式にすることにより、小型で高精度なパターンマツ
チング用類似度演算回路を提供することを目的とする。
の出力として出現するビット数の大きな符号なし２進数
を、指数部を持つ浮動小数点表現に類似したデータ形式
に変換して扱うことにより、計算精度の維持に必要なビ
ット数の確保を容易なものとし、しかも、変換後の数値
データをＩＣレベルで構成される演算器に対して、比較
器に関してはそのままの形で、また乗算器に関しては指
数部と仮数部を分けることによシ容易に対応できるデー
タ形式にすることにより、小型で高精度なパターンマツ
チング用類似度演算回路を提供することを目的とする。
上記目的達成のため本発明では、２組のバター・ンデー
タ間の積和演算によシ得た演算結果データを扱うパター
ンマツチング用類似度演算回路において、 入力データを取り込んでシフトさせるシフトレジスタと
、前記シフトの回数をカウントするデクリメントカウン
タと、前記デクリメントカウンタにおけるカウント回数
が所定の回数に達したとき、又は前記シフトレジスタに
おいて特定の桁に特定論理値が出現するに至ったとき、
前記シフトレジスタにおけるデータシフトを停止させ、
そのときの前記デクリメントカウンタにおけるカウント
値を指数、前記シフトレジスタにおける内容を仮数とし
て出力する出力回路と、から成るデータ形式変換回路を
具備した。
タ間の積和演算によシ得た演算結果データを扱うパター
ンマツチング用類似度演算回路において、 入力データを取り込んでシフトさせるシフトレジスタと
、前記シフトの回数をカウントするデクリメントカウン
タと、前記デクリメントカウンタにおけるカウント回数
が所定の回数に達したとき、又は前記シフトレジスタに
おいて特定の桁に特定論理値が出現するに至ったとき、
前記シフトレジスタにおけるデータシフトを停止させ、
そのときの前記デクリメントカウンタにおけるカウント
値を指数、前記シフトレジスタにおける内容を仮数とし
て出力する出力回路と、から成るデータ形式変換回路を
具備した。
本発明にかかるパターンマツチング用類似度演算回路に
おいては、積和演算の結来得られたデータを前記データ
形式変換回路によって指数と仮数から成るデータ形式に
変換した後、演算処理する。
おいては、積和演算の結来得られたデータを前記データ
形式変換回路によって指数と仮数から成るデータ形式に
変換した後、演算処理する。
即ち、本発明では、パターンマツチング用類似度演算回
路において、積和演算の結果などとして出現する桁数の
大きな数値データを、回路構成を小さくするため圧縮す
る際浮動小数点表現から符号ビットをとって簡略化した
データ形式に変換することにより、有効桁数を容易に確
保できるよりにして高精度な演算を可能にするとともに
、変換後の数値データを、ＩＣレベルで一般に構成され
る乗算器、加算器、比較器で容易に扱えるようにし、ま
た、変換回路自体の構成もシフトレジスタ。
路において、積和演算の結果などとして出現する桁数の
大きな数値データを、回路構成を小さくするため圧縮す
る際浮動小数点表現から符号ビットをとって簡略化した
データ形式に変換することにより、有効桁数を容易に確
保できるよりにして高精度な演算を可能にするとともに
、変換後の数値データを、ＩＣレベルで一般に構成され
る乗算器、加算器、比較器で容易に扱えるようにし、ま
た、変換回路自体の構成もシフトレジスタ。
カウンタとクロック発生回路からなる簡単なものとした
。
。
パターンマツチング用類似度演算を次の（１）式で行な
うものとし、この演算回路を例に説明する。
うものとし、この演算回路を例に説明する。
・・・・・・（１）
（ロ）上記演算結果Ａとしきい値りの間で比較を行なう
。
。
上記式（１）で、Ｐ（ｉ）および５（ｉ）は２０４８個
の要素からなるパターンであり各要素は、８ビツトの符
号なし２進数とする。
の要素からなるパターンであり各要素は、８ビツトの符
号なし２進数とする。
上記演算をデータの比較まで含めて、１２ビツトの有効
データ長を確保したまま行なおうとするときに必要なデ
ータ形式変換回路の構成例を第２図に示し、この変換回
路を用いて、上記類似度演算を行な９回路の構成例を本
発明の一実施例として第１図に示す。
データ長を確保したまま行なおうとするときに必要なデ
ータ形式変換回路の構成例を第２図に示し、この変換回
路を用いて、上記類似度演算を行な９回路の構成例を本
発明の一実施例として第１図に示す。
第２図において、１はクロック発生器、２は４ビツトの
カウンタ、５は２８ビツト長のシフトレジスタ、４は基
本クロック、５は動作クロック、６は変換終了信号、７
はデータ書込信号、８はカウンタアンダーフロー出力、
９はシフトレジスタ最上位ビット出力、である。
カウンタ、５は２８ビツト長のシフトレジスタ、４は基
本クロック、５は動作クロック、６は変換終了信号、７
はデータ書込信号、８はカウンタアンダーフロー出力、
９はシフトレジスタ最上位ビット出力、である。
第２図に示すデータ形式変換回路は、既に見たように、
２８ビツト長のシフトレジスタ５と、前記シフトレジス
タ３のシフト回数をカウントする４ビツトのカウンタ２
からなる。シフトレジスタ６に入力されたデータは、動
作クロック５によりシフトレジスタ５の最上位ビットに
論理１がくるまでシフトされ、その時点で最上位ビット
出力９を出力させて動作クロック５を止め、このときの
上位１２ビツトが仮数部となる。また、カウンタ２は、
このときのシフト回数を１５（１１１１Ｂ＝２進数）か
らデクリメントでカウントし、これを指数部とする。
２８ビツト長のシフトレジスタ５と、前記シフトレジス
タ３のシフト回数をカウントする４ビツトのカウンタ２
からなる。シフトレジスタ６に入力されたデータは、動
作クロック５によりシフトレジスタ５の最上位ビットに
論理１がくるまでシフトされ、その時点で最上位ビット
出力９を出力させて動作クロック５を止め、このときの
上位１２ビツトが仮数部となる。また、カウンタ２は、
このときのシフト回数を１５（１１１１Ｂ＝２進数）か
らデクリメントでカウントし、これを指数部とする。
カウンタの値が０となった場合はその時点でカウンタア
ンダーフロー出力８を出して動作クロック５を止めるこ
とにより変換を終了する。このようにして符号なし２進
数を指数部４ビツトと仮数部１２ビツトに分けた形に変
換する。この変換の過程を第５図に示す。第６区につい
ては改めて説明する必要はないであろう。
ンダーフロー出力８を出して動作クロック５を止めるこ
とにより変換を終了する。このようにして符号なし２進
数を指数部４ビツトと仮数部１２ビツトに分けた形に変
換する。この変換の過程を第５図に示す。第６区につい
ては改めて説明する必要はないであろう。
本発明の一実施例を示す第１図において、２１は積和演
算器、２２．２５は加算器、２４は乗算器、２５は比較
器、ＴＩ、Ｔ２はそれぞれ第２図に示した如きデータ形
式変換回路（入力データを指数部と仮数部に分けて出力
する回路）である。
算器、２２．２５は加算器、２４は乗算器、２５は比較
器、ＴＩ、Ｔ２はそれぞれ第２図に示した如きデータ形
式変換回路（入力データを指数部と仮数部に分けて出力
する回路）である。
また１０は指数部を、１１は仮数部を、１２は出力を、
それぞれ示す。
それぞれ示す。
そのほか、データ１が前記（１）式におけるノくターン
データ５（ｉ）、データ２がパターンデータＰ（ム）、
データ６が定数Ｎ、データ４がしきい値りをそれぞれ示
している。
データ５（ｉ）、データ２がパターンデータＰ（ム）、
データ６が定数Ｎ、データ４がしきい値りをそれぞれ示
している。
第１図において、積和演算器２１の出力は最大２７ビツ
トのデータ長を持ち得る。このデータの中から有効ビッ
ト１２ビツトを得るために、データ形式変換回路Ｔ１を
用いる。この変換中に指数部カウンタがＯになる（アン
ダーフロー出力を生じる）場合、その時点で変換を終了
するとしても、入力されたデータの最下位ビットがシフ
トレジスタの出力部１２ビツトに入ることになシ、デー
タが失なわれることはない。
トのデータ長を持ち得る。このデータの中から有効ビッ
ト１２ビツトを得るために、データ形式変換回路Ｔ１を
用いる。この変換中に指数部カウンタがＯになる（アン
ダーフロー出力を生じる）場合、その時点で変換を終了
するとしても、入力されたデータの最下位ビットがシフ
トレジスタの出力部１２ビツトに入ることになシ、デー
タが失なわれることはない。
以上で前記式（１）におけるΣＰ（ｉ）・５（１）が求
められたことＫなり、次に定数Ｎをかける。Ｎも前記デ
ータ形式を用いて、１２ビツトの有効ビットを確保され
ているとすれば、２つのデータの乗数は、それぞれの仮
数部の乗算器２４における乗算と、指数部の加算器２２
における加算で行なわれる。この計算の結果、指数部は
５ビツトとなる。
められたことＫなり、次に定数Ｎをかける。Ｎも前記デ
ータ形式を用いて、１２ビツトの有効ビットを確保され
ているとすれば、２つのデータの乗数は、それぞれの仮
数部の乗算器２４における乗算と、指数部の加算器２２
における加算で行なわれる。この計算の結果、指数部は
５ビツトとなる。
また、データの形式を整えるため、仮数部の乗算結果を
再度、データ形式変換回路Ｔ２にかけ、ここで求められ
た仮数部が前記式（１）における演算結果人の仮数部と
なる。！：た、指数部はさらに加算器２３で足しこまれ
、演算結果への指数部となる。この結果、Ａは６ビツト
の指数部と１２ビツトの仮数部から々るデータとして比
較器２５に向は出力される。
再度、データ形式変換回路Ｔ２にかけ、ここで求められ
た仮数部が前記式（１）における演算結果人の仮数部と
なる。！：た、指数部はさらに加算器２３で足しこまれ
、演算結果への指数部となる。この結果、Ａは６ビツト
の指数部と１２ビツトの仮数部から々るデータとして比
較器２５に向は出力される。
次に、演算結果Ａとしきい値りの間で大小［七・咬を行
なう。この場合、しきい値りは、演算結果Ａと同様に６
ビツトの指数部と１２ビツトの仮数部を持つ必要がある
。これはデータ形式変換回路の構成を、指数部カウンタ
を６ビツトとし、仮数部シフトレジスタを７６ビツト（
１２＋２ ビット）として考え、しきい値りのデータ
形式をこの形式変換回路の出力データ形式にあわせれば
よい。このようにしてつくられた演算結果Ａとしきい値
りの大小比較は、指数部を上位として一般的なマグニチ
ュードコンパレータ（比較器２５）に入力すれば、指数
部、仮数部を区別することなく行なえる。
なう。この場合、しきい値りは、演算結果Ａと同様に６
ビツトの指数部と１２ビツトの仮数部を持つ必要がある
。これはデータ形式変換回路の構成を、指数部カウンタ
を６ビツトとし、仮数部シフトレジスタを７６ビツト（
１２＋２ ビット）として考え、しきい値りのデータ
形式をこの形式変換回路の出力データ形式にあわせれば
よい。このようにしてつくられた演算結果Ａとしきい値
りの大小比較は、指数部を上位として一般的なマグニチ
ュードコンパレータ（比較器２５）に入力すれば、指数
部、仮数部を区別することなく行なえる。
以上説明したように、本発明によれば、ノ・−ドウエア
による類似度演算の途中で、乗算器や積和演算器の出力
としてビット数の大きな数値データが出現しても、最終
的に必要な演算精度（有効桁数）を維持した壕ま、デー
タのビット長を圧縮し、比較的小さな回路構成で高精度
な類似度演算を実行できるという利点がある。
による類似度演算の途中で、乗算器や積和演算器の出力
としてビット数の大きな数値データが出現しても、最終
的に必要な演算精度（有効桁数）を維持した壕ま、デー
タのビット長を圧縮し、比較的小さな回路構成で高精度
な類似度演算を実行できるという利点がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるデータ形式変換回路の具体例を示す回路
図、第３図は第２図のデータ形式変換回路における変換
過程の説明図、第４図は浮動小数点表現例の説明図、で
ある。 符号の説明 ２１・・・・・・積和演算器、２２．２３・・・・・・
加算器、２４・・・・・・乗算器、２５・・・・・・比
較器、Ｔ１．Ｔ２・・・・・・データ形式変換回路（入
力データを指数部と仮数部に分けて出力する回路） 代理人 弁理士 並 木 昭 夫 代理人弁理士 松 崎 清 π ｌ 図
第１図におけるデータ形式変換回路の具体例を示す回路
図、第３図は第２図のデータ形式変換回路における変換
過程の説明図、第４図は浮動小数点表現例の説明図、で
ある。 符号の説明 ２１・・・・・・積和演算器、２２．２３・・・・・・
加算器、２４・・・・・・乗算器、２５・・・・・・比
較器、Ｔ１．Ｔ２・・・・・・データ形式変換回路（入
力データを指数部と仮数部に分けて出力する回路） 代理人 弁理士 並 木 昭 夫 代理人弁理士 松 崎 清 π ｌ 図
Claims (1)
- 【特許請求の範囲】 １）２組のパターンデータ間の積和演算により得た演算
結果データを扱うパターンマッチング用類似度演算回路
において、 入力データを取り込んでシフトさせるシフトレジスタと
、前記シフトの回数をカウントするカウンタと、前記カ
ウンタにおけるカウント回数が所定の回数に達したとき
、又は前記シフトレジスタにおいて特定の桁に特定論理
値が出現するに至つたとき、前記シフトレジスタにおけ
るデータシフトを停止させ、そのときの前記カウンタに
おけるカウント値を指数、前記シフトレジスタにおける
内容を仮数として出力する出力回路と、から成るデータ
形式変換回路を具備し、 前記積和演算の結果得られたデータを前記データ形式変
換回路によつて指数と仮数から成るデータ形式に変換し
た後、演算処理することを特徴とするパターンマッチン
グ用類似度演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22653088A JPH0275084A (ja) | 1988-09-12 | 1988-09-12 | パターンマッチング用類似度演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22653088A JPH0275084A (ja) | 1988-09-12 | 1988-09-12 | パターンマッチング用類似度演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0275084A true JPH0275084A (ja) | 1990-03-14 |
Family
ID=16846580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22653088A Pending JPH0275084A (ja) | 1988-09-12 | 1988-09-12 | パターンマッチング用類似度演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0275084A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0584701A2 (en) * | 1992-08-21 | 1994-03-02 | Yozan Inc. | Pattern matching circuit |
-
1988
- 1988-09-12 JP JP22653088A patent/JPH0275084A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0584701A2 (en) * | 1992-08-21 | 1994-03-02 | Yozan Inc. | Pattern matching circuit |
| EP0584701A3 (en) * | 1992-08-21 | 1994-12-14 | Yozan Inc | Pattern comparison circuit. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04127364A (ja) | 積和算器 | |
| Ercegovac et al. | On-the-fly rounding (computing arithmetic) | |
| EP0356153B1 (en) | Radix-2**n divider method and apparatus using overlapped quotient bit selection and concurrent quotient rounding and correction | |
| US20200183650A1 (en) | Radix-1000 decimal floating-point numbers and arithmetic units using a skewed representation of the fraction | |
| JP3345894B2 (ja) | 浮動小数点乗算器 | |
| CN107423023B (zh) | 一种16×16-digit冗余十进制乘法器 | |
| JPH09212337A (ja) | 浮動小数点演算処理装置 | |
| US20090164544A1 (en) | Dynamic range enhancement for arithmetic calculations in real-time control systems using fixed point hardware | |
| CN110784226B (zh) | 一种基于pcm压缩编码的数据处理方法及数据处理装置 | |
| US20060129625A1 (en) | Low latency integer divider and integration with floating point divider and method | |
| JPH0275084A (ja) | パターンマッチング用類似度演算回路 | |
| EP0472030A2 (en) | Method and apparatus for modifying two's complement multiplier to perform unsigned magnitude multiplication | |
| JPS6027024A (ja) | 演算装置 | |
| JP3137131B2 (ja) | 浮動小数点乗算器及び乗算方法 | |
| CN117827145B (zh) | 浮点运算装置及其处理方法、信息处理系统、硬件加速器 | |
| JPH0216632A (ja) | 固定小数点数−浮動小数点数変換回路 | |
| JP2002344316A (ja) | 非線形量子化装置および非線形量子化方法、並びに非線形量子化プログラム | |
| JPH0778724B2 (ja) | 除算器 | |
| JP2777265B2 (ja) | 高基数開平演算装置 | |
| JP2890412B2 (ja) | 符号変換回路 | |
| JPH0291724A (ja) | 演算装置 | |
| Lavanya et al. | A novel VLSI architecture for convolution and deconvolution using higher radix algorithm | |
| Morris et al. | Binary systems and computer logic | |
| JPH01205329A (ja) | 乗算器 | |
| Morris et al. | Numbers and numbering systems |