JPH0273832U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の一実施例の示す構成図、第２
図は本考案の他の実施例を示す構成図、第３図は
従来例を示す構成図である。 １……第１のＡ／Ｄ変換器、２，２１……第２
のＡ／Ｄ変換器、３……減算器、４……Ｄ／Ａ変
換器、５……加算器、６……メモリ、７……検出
、制御部。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 所定範囲の値のアナログの入力信号をＫビ
   ツトのデイジタル信号に変換して出力するＡ／Ｄ
   変換装置であつて、前記所定範囲よりも小さな変
   換範囲でアナログ信号をｋビツト（ｋ＜Ｋ）のデ
   イジタル信号に変換する第１のＡ／Ｄ変換器と、
   デイジタル信号に変換されたＫビツトの信号を一
   旦格納し出力するメモリを備えたＡ／Ｄ変換装置
   において、時刻ｔＮの第１のアナログ信号と該信
   号に強い相関がある過去の時刻ｔＮ₋△の第２の
   アナログ信号との差信号を前記第１のＡ／Ｄ変換
   器に与える減算器と、第１のＡ／Ｄ変換器の出力
   と前記メモリから読み出された時刻ｔＮ₋△のデ
   イジタル信号との和信号を出力する加算器と、前
   記所定範囲に等しい変換範囲で時刻ｔＮの第１の
   アナログ信号をデイジタル信号に変換する第２の
   Ａ／Ｄ変換器と、前記減算器の出力が第１のＡ／
   Ｄ変換器の変換範囲を越えたことを検出し、制御
   信号を出す検出・制御部と、前記制御信号によつ
   て切換制御され、前記加算器又は前記第２のＡ／
   Ｄ変換器の出力側を前記メモリの入力側に接続す
   るスイツチ部を備え、検出・制御部の制御信号に
   よつてスイツチ部を加算器又は第２のＡ／Ｄ変換
   器に切換えることを特徴とするＡ／Ｄ変換装置。 (2) 前記減算器は、時刻ｔＮの第１のアナログ
   信号と、該信号に強い相関がある過去の時刻ｔＮ
   ₋△の信号であつて前記メモリから読み出されて
   アナログ変換されて与えられる第２のアナログ信
   号との差信号を前記第１のＡ／Ｄ変換器に与える
   減算器であることを特徴とする請求項(1)記載の
   Ａ／Ｄ変換装置。 (3) 前記減算器は、時刻ｔＮの第１のアナログ
   信号と、遅延回路によつて遅延された入力信号で
   あつて前記第１のアナログ信号に強い相関がある
   過去の時刻ｔＮ₋△の第２のアナログ信号との差
   信号を前記第１のＡ／Ｄ変換器に与える減算器で
   あることを特徴とする請求項(1)記載のＡ／Ｄ変
   換装置。 (4) 第２のＡ／Ｄ変換器はＫビツトでデイジタ
   ル変換するものであることを特徴とする請求項(1
   )記載のＡ／Ｄ変換装置。 (5) 第２のＡ／Ｄ変換器はｍビツト（ｍ＜Ｋ）
   でデイジタル変換するものであることを特徴とす
   る請求項(1)記載のＡ／Ｄ変換装置。