JPH0267004A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
互に縦続接続された多数のインバータ回路をそなえた半
導体集積回路装置に関し、
その最終段のインバータ回路のデユーティ−比が初段の
インバータ回路のデユーティ比と変らないようにするこ
とを目的とし、ＰチャネルトランジスタとＮチャネルト
ランジスタとからなるインバータ回路が複数列に亘って
順次偶数回折返されて多段に縦続接続され、その最終列
を除く各列における該インバータ回路の段数が奇数個と
なるように構成される。[Detailed Description of the Invention] [Summary] Regarding a semiconductor integrated circuit device including a large number of inverter circuits connected in series, the duty ratio of the inverter circuit at the final stage is different from the duty ratio of the inverter circuit at the first stage. In order to avoid this, an inverter circuit consisting of a P-channel transistor and an N-channel transistor is sequentially folded back an even number of times over multiple columns and cascade-connected in multiple stages, and the inverter circuit in each column except the last column is is configured such that the number of stages is an odd number.
本発明は、例えば遅延線などを構成するために互に縦続
接続された多段のインバータ回路をそなえた半導体集積
回路装置に関する。The present invention relates to a semiconductor integrated circuit device including multiple stages of inverter circuits connected in cascade to form, for example, a delay line.
一般に上述したような遅延線などを構成するために多段
の（例えば２４００段インバータ回路を所定のチップＣ
上に配列するにあたっては、第４図に示されるように該
多段のインバータ１１’１２’■３′、・・・・・・を
複数列に亘って順次折返すようにして縦続接続し、各列
における該インバータ回路の数（すなわち各列の段数）
は偶数個に設定される。なお第４図には、簡単のために
該各列における該インバータ回路の数を４ （すなわち
例えば最初の列はインバータ１１’乃至Ｔ４’により構
成される）とした場合を示しており、該各インバータの
それぞれ（例えば１１′）は、第５図に示されるように
ＰチャネルトランジスタＱｐとＮチャネルトランジスタ
ＱｎとからなるＣ）１０Ｓインバータ回路として構成さ
れる。Generally, in order to construct a delay line as mentioned above, a multi-stage (for example, 2400-stage inverter circuit) is installed on a predetermined chip C.
When arranging them on the top, the multi-stage inverters 11', 12', 3', . Number of such inverter circuits in a column (i.e. number of stages in each column)
is set to an even number. For simplicity, FIG. 4 shows a case where the number of inverter circuits in each column is 4 (that is, for example, the first column is composed of inverters 11' to T4'). Each of the inverters (eg 11') is configured as a C)10S inverter circuit consisting of a P-channel transistor Qp and an N-channel transistor Qn, as shown in FIG.
第６図は、上記第４図に示される多段のインバータ回路
において、初段のインバータＩＩ’に■で示すような入
力信号（ハイレベル側とロウレベル部とが同一幅すなわ
ちデユーティ−比が５０％とされる）が入力されたとき
の、各インバータの出力側の信号波形の変化の状態が示
されている。FIG. 6 shows an input signal as shown by ■ to the first stage inverter II' in the multi-stage inverter circuit shown in FIG. The state of change in the signal waveform on the output side of each inverter is shown when the input signal is input.
なおここで上記各インバータにおけるＰチャネルトラン
ジスタのβ（該トランジスタのオン抵抗に逆比例する）
は、該インバータにおけるＮチャネルトランジスタのβ
より小さいものとする。ここで一般に、同一のパターン
を有するＰチャネルトランジスタとＮチャネルトランジ
スタとでは、それぞれのキャリアの移動度の違いにより
、該Ｐチャネルトランジスタのβの方が必然的に該Ｎチ
ャネルトランジスタのβより小さくなる。Note that β of the P-channel transistor in each of the above inverters (inversely proportional to the on-resistance of the transistor)
is β of the N-channel transistor in the inverter.
be smaller. Generally, in a P-channel transistor and an N-channel transistor having the same pattern, β of the P-channel transistor is inevitably smaller than β of the N-channel transistor due to the difference in carrier mobility. .
これにより先ず該インバータ１１′の出力波形■に注目
すると、その立下りは上記波形■の立上り時点から所定
時間ｔだけおくれた時点で鋭く立下るが、その立上りの
際には、該Ｐチャネルトランジスタのβが低いことによ
って、上記波形■の立下り時点から所定時間ｔだけおく
れた時点から緩やかに立上るようになり、該立上り時の
波形がなまるようになる。次いで該インバータＩ２’の
出力波形■に注目すると、上記と同様の理由によりその
立上りの際に、上記波形■の立下り時点から所定時間ｔ
だけおくれた時点で緩やかに立上り、またその立下りの
際には、上記波形■の立上り部の中間レベル点から所定
時間ｔだけおくれだ時点で鋭く立下り、これにより該２
段目（偶数段目）のインバータＩ２’の出力波形■のデ
ユーティ−比は再び元のデユーティ−比となる。次いで
該インバータ１３’の出力波形■に注目すると、その立
下りの際に、上記波形■の立上り部の中間レベル点から
所定時間したけおくれだ時点で鋭く立下り、その立上り
の際には上記波形■の立下り時点から所定時間ｔだけお
くれた時点から緩やかに立上る。更に該インバータＩ４
’の出力波形■に注目すると、該インバータＩ４’の出
力側の配線は次列（２列目）のインバータ１５’の入力
側に折返し接続されるため、それだけ配線長が長くなる
とともに面積的にも大きくなり、したがってその配線容
量が増大して大きな負荷となり、そのためにその立上り
波形が極めて緩やかとなって太き（なまり （その立上
り時点は該波形■の立下り時点からｔだけおくれる）、
一方その立下り波形にもある程度のなまりを生ずるよう
になる。（その立下り時点は該波形■の立上り部の中間
レベル点からｔだけおくれる。）このようにして該波形
■は該最初の入力波形■に比し、特に該波形■の立上り
部（すなわち該波形■の１サイクル目）が大きくなまる
ことによってハイレベル側のデユーティ−比の減少に大
きな影響を与える。以下同様にしてインバータ１５’の
出力波形■は該波形■の立上り部の中間レベル点からｔ
だけおくれで立下るとともに該波形■の立下り部の中間
レベル点からｔだけおくれで緩やかに立上り、更に該第
２列目の最終段のインバータＩ８’の出力波形■は、再
びその出力側が次列（３列目）のインバータ１９’の入
力側に折返し接続されるため、上記と同様の理由によっ
て、該波形■と同様にその立上り波形が大きくなまり、
一方その立下り波形にもある程度のなまりを生ずる。こ
のようにして該波形■は該波形■と同様に、該最初の入
力波形■の立上り部（該波形■の１サイクル目）が大き
くなまることによって、そのデユーティ−比の変動にお
いて該波形■と同様の影響をうけ、そのハイレベル側の
デユーティ−比は益々減少する。このようにして以下、
例えば第３列目のインバータＩ９′。As a result, if we first pay attention to the output waveform (2) of the inverter 11', it will fall sharply after a predetermined time t from the rising point of the waveform (2). Since β is low, the waveform (2) starts to rise slowly after a predetermined time t from the falling point, and the waveform at the rising edge becomes rounded. Next, paying attention to the output waveform (2) of the inverter I2', for the same reason as above, at the time of its rise, a predetermined time t has elapsed since the fall of the waveform (2).
When there is a delay in the waveform (2), there is a gradual rise, and at the time of the fall, there is a sharp fall at the point where there is a predetermined time t delay from the intermediate level point of the rising part of the above waveform (2).
The duty ratio of the output waveform (2) of the inverter I2' in the even-numbered stage becomes the original duty ratio again. Next, if we pay attention to the output waveform (2) of the inverter 13', at the time of its falling, it falls sharply at a predetermined time lag from the intermediate level point of the rising part of the waveform (2), and at the time of its rising, the above-mentioned After a predetermined time t has elapsed from the falling point of the waveform (2), the waveform gradually rises. Furthermore, the inverter I4
Looking at the output waveform ■ of ', the wiring on the output side of inverter I4' is connected back to the input side of inverter 15' in the next row (second row), so the wiring length becomes longer and the area As a result, the wiring capacitance increases, resulting in a large load, and as a result, the rising waveform becomes extremely gradual and thick (the rising point is delayed by t from the falling point of the waveform).
On the other hand, the falling waveform also has some degree of distortion. (The falling point is delayed by t from the mid-level point of the rising portion of the waveform The large rounding of the first cycle of the waveform (2) has a large effect on the reduction of the duty ratio on the high level side. Similarly, the output waveform (■) of the inverter 15' is changed from the intermediate level point of the rising part of the waveform (■) to t.
At the same time, the output waveform (■) of the inverter I8' at the final stage of the second column shows that its output side is the next one. Since it is connected back to the input side of the inverter 19' in the column (third column), the rising waveform becomes large, similar to the waveform (2), for the same reason as above.
On the other hand, the falling waveform also has some degree of distortion. In this way, the waveform (2), like the waveform (2), is greatly blunted at the rising edge of the first input waveform (2) (the first cycle of the waveform (2)). Under the same influence, the duty ratio on the high level side decreases more and more. In this way, below:
For example, inverter I9' in the third column.
１１０ ’の出力波形■、■はそれぞれ図示のようにな
り、その段数が増加するにつれて該デユーティ−比が当
初のデユーティ−比（５０％）から次第に変化して行く
ようになる。The output waveforms 110' and 2 become as shown in the figure, and as the number of stages increases, the duty ratio gradually changes from the initial duty ratio (50%).
上述したように、上記従来技術における多段インバータ
回路においては、各列のインバータの数が偶数個とされ
ることによってその出力側が次列に折返し接続される各
列の最終段のインバータ（上記の例では１４’、Ｉ８’
）の出力波形は、該初段のインバータＩｔ’に入力され
る信号波形■に対し常に同じ側（すなわち上記の例では
常に波形■の立上り側）において大きくなまる（大きい
影響をうける）ようになり、これによって該折返し列の
数が増加するほど、その出力波形のデユーティ−比が最
初の人力波形■のデユーティ−比から次第に変化しく所
謂二次高調波による歪を起すようになり）、遂にはハイ
レベル側又はロウレベル側の波形がほとんどなくなって
しまうという問題点を生ずる。なお上記の例では各イン
バータを構成するＰチャネルトランジスタのβがＮチャ
ネルトランジスタのβより小さい場合について説明した
が、逆にＰチャネルトランジスタのβがＮチャネルトラ
ンジスタのβより大きい場合（例えばＰチャネルトラン
ジスタのレイアウトパターンをＮチャネルトランジスタ
のレイアウトパターンより大きくするなどして）にも、
該各列の最終段のインバータの出力波形は該初段のイン
バータ１１’に入力される信号波形■に対し常に同じ側
（この場合にはその立下り側）において大きい影響をう
けることになり、上記と同様の問題点を生ずる。As mentioned above, in the multi-stage inverter circuit according to the prior art, the number of inverters in each column is an even number, so that the final stage inverter in each column whose output side is connected back to the next column (in the above example) So 14', I8'
) is always on the same side (that is, always on the rising side of waveform ■ in the above example) with respect to the signal waveform ■ input to the first-stage inverter It' (largely affected). As the number of folding rows increases, the duty ratio of the output waveform gradually changes from the duty ratio of the first manual waveform (2), causing distortion due to so-called second harmonics), and finally A problem arises in that the waveform on the high level side or the low level side almost disappears. Note that in the above example, the case where β of the P-channel transistor constituting each inverter is smaller than β of the N-channel transistor is explained, but conversely, when β of the P-channel transistor is larger than β of the N-channel transistor (for example, (by making the layout pattern of the N-channel transistor larger than that of the N-channel transistor),
The output waveform of the last-stage inverter in each column is always greatly influenced by the signal waveform (■) input to the first-stage inverter 11' on the same side (in this case, the falling side), and the above-mentioned The same problem arises.
本発明はかかる課題を解決するためになされたもので、
その出力側に折返し配線を有する奇数列目における最終
段のインバータの出力波形がうける影響を、その出力側
に折返し配線を有する偶数列目における最終段のインバ
ータの出力波形がうける影響によって補償するようにし
て、その段数を増加させても、該偶数列目における最終
段のインバータの出力波形のデユーティ−比を、該初段
のインバータに入力される信号波形■のデユーティ−比
と何等変らないようにしたものである。The present invention was made to solve such problems,
The effect on the output waveform of the last-stage inverter in the odd-numbered column that has a folded wiring on its output side is compensated by the effect on the output waveform of the last-stage inverter in the even-numbered column that has folded wiring on its output side. Even if the number of stages is increased, the duty ratio of the output waveform of the final stage inverter in the even-numbered column will not change at all from the duty ratio of the signal waveform (■) input to the first stage inverter. This is what I did.
上記課題を解決するために本発明においては、Ｐチャネ
ルトランジスタとＮチャネルトランジスタとからなるイ
ンバータ回路が複数列に亘って順次偶数回折返されて多
段に縦続接続され、その最終列を除く各列における該イ
ンバータ回路の段数が奇数個とされている半導体集積回
路装置が提供される。In order to solve the above problems, in the present invention, an inverter circuit consisting of a P-channel transistor and an N-channel transistor is sequentially folded back an even number of times over a plurality of columns and connected in cascade in multiple stages, and in each column except the last column. A semiconductor integrated circuit device is provided in which the number of stages of the inverter circuit is an odd number.
上記構成によれば、該Ｐチャネルトランジスタのβと該
Ｎチャネルトランジスタのβとが異なることにより、初
段のインバータに入力される信号波形のデユーティ−比
に対し、その出力側に折返し配線を有する奇数列目にお
ける最終段のインバータの出力波形のデユーティ−比は
変化するが、該デユーティ−比の変化が、その出力側に
折返し配線を有する偶数列目における最終段のインバー
タの出力波形がうける影響によって補償され、その結果
、該偶数列目における最終段のインバータの出力波形の
デユーティ−比が、該初段のインバータに入力される信
号波形のデユーティ−比と何等変らないようになる。According to the above configuration, since β of the P-channel transistor and β of the N-channel transistor are different, the duty ratio of the signal waveform input to the first-stage inverter is changed to an odd number with a folded wiring on the output side. The duty ratio of the output waveform of the final stage inverter in the column changes, but the change in duty ratio is due to the influence of the output waveform of the final stage inverter in the even numbered column, which has folded wiring on its output side. As a result, the duty ratio of the output waveform of the last-stage inverter in the even-numbered column is no different from the duty ratio of the signal waveform input to the first-stage inverter.
第１図は本発明の１実施例としての多段インバータ回路
をチップＣ上にそなえた半導体集積回路装置を示すもの
で、該多段のインバータ回路を該第１図においては、３
列に亘って順次折返す（２回折返す）ようにして縦続接
続し、各列における該インバータ回路の数は奇数個（こ
の場合３個）に設定される。なお各インバータのそれぞ
れは、上記第５図に示されるように、Ｐチャネルトラン
ジスタとＮチャネルトランジスタとからなるＣＭＯＳイ
ンバータ回路として構成される。FIG. 1 shows a semiconductor integrated circuit device having a multi-stage inverter circuit on a chip C as an embodiment of the present invention.
The inverter circuits are connected in cascade by sequentially folding back (folding back twice) across the columns, and the number of inverter circuits in each column is set to an odd number (three in this case). Each inverter is configured as a CMOS inverter circuit including a P-channel transistor and an N-channel transistor, as shown in FIG. 5 above.
第２図は、上記第１図に示される多段のインバータ回路
における各部の波形を説明するもので、■は上記第６図
の場合と同様に初段のインバータ１１に入力されるデユ
ーティ−比５０％の入力信号波形を示す。なおここで上
記各インバータにおけるＰチャネルトランジスタのβは
、該インバータにおけるＮチャネルトランジスタのβよ
り小さいものとする。FIG. 2 explains the waveforms of each part in the multi-stage inverter circuit shown in FIG. The input signal waveform of is shown. Here, it is assumed that β of the P-channel transistor in each inverter is smaller than β of the N-channel transistor in the inverter.
これにより該インバータ■１の出力波形■および次段の
インバータＩ２の出力波形■は上記第６図の場合と同様
になり、第１列目における最終段ノインハータＩ３の出
力波形■は、該インバータＩ３の出力側の配線が次列（
２列目）のインバータＩ４の入力側に折返し接続される
ため、上記第６図について説明したのと同様の理由によ
って、その立上り波形が大きくなまり、その立下り波形
にもある程度のなまりを生ずる。なおこの場合、その立
上り時点は該波形■の立下り時点がら上記時間ｔだけお
くれ、その立下り時点は該波形■の立上り部の中間レベ
ル点からｔだけおくれる。このようにして該波形■は、
該最初の入力波形■に対し、特に該波形■の立下り部（
すなわち該波形■の２サイクル目）が大きくなまること
によってソノチューティー比の変動（ハイレベル側のデ
ユーティ−比の減少）に大きな影響を与える。以下同様
にして該２列目のインバータＩ４，１５の各出力波形■
、■はそれぞれ上記所定時間りだけ順次遅れて該第２図
に示すようになり、次いで該第２列目の最終段のインバ
ータＩ６の出力波形■は、再びその出力側が次列（３列
目）のインバータＩ７の入力側に折返し接続されるため
、上記と同様の理由によってその立上り波形が大きくな
まり、一方その立下り波形にもある程度のなまりを生ず
る。この場合、該波形■は、上記波形■とは逆に、該最
初の入力波形■に対し、特に該波形■の立上り部（すな
わち該波形■の１サイクル目）が大きくなまることによ
って、該波形■における上記デユー、ティー比の変動を
補償するようになる。以下このようにして順次偶数回折
返し接続される各列（最終列を除く）におけるインバー
タの段数をそれぞれ奇数とすることによって、上記各列
における最終段のインバータの出力波形は順次、該最初
の入力波形■に対し、該波形■の立下り部および立上り
部に対応する部分が交互に同一の影響をうけるようにな
り、その出力側に折返し配線が接続された偶数列目にお
ける最終段のインバータ（例えば１６）の出力波形のデ
ユーティ−比は、常に該最初の入力波形■のデユーティ
−比（この場合５０％）と変らないようになる。すなわ
ち例えば該波形■のデユーティ−比も、各中間レベル点
でみて、そのデユーティ−比は５０％すなわち（１＋＝
ｔ２）となる。なお最終列（この場合３列目）における
各インバータの出力波形は、上述したようにその立上り
部がある程度なまることによって、その奇数段目のイン
バータの出力波形のデユーティ−比は上記入力波形■の
デユーティ−比より多少変化するが、次の偶数段目のイ
ンバータの出力波形において再びそのデユーティ−比が
元に戻り、上記第６図に示される従来回路の場合のよう
に、そのデユーティ−比が、複数列に亘って順次折返し
接続されるインバータの段数の増加につれて次第に変化
して行くようなことがなくなる。As a result, the output waveform (■) of the inverter (1) and the output waveform (■) of the next stage inverter I2 become the same as in the case of FIG. The wiring on the output side of
Since it is connected back to the input side of the inverter I4 in the second row), its rising waveform becomes large and its falling waveform is also rounded to some extent for the same reason as explained in connection with FIG. 6 above. In this case, the rising point is delayed by the above-mentioned time t from the falling point of the waveform (2), and the falling point is delayed by t from the intermediate level point of the rising portion of the waveform (2). In this way, the waveform ■ becomes
For the first input waveform ■, especially the falling part of the waveform ■ (
That is, the second cycle of the waveform (2) is greatly rounded, which has a large effect on the fluctuation of the sono-tuteity ratio (reduction in the duty ratio on the high level side). Similarly, each output waveform of the inverters I4 and 15 in the second row is
, ■ are sequentially delayed by the above-mentioned predetermined time and become as shown in FIG. ) is connected back to the input side of the inverter I7, so its rising waveform becomes large for the same reason as above, and its falling waveform also becomes rounded to some extent. In this case, the waveform (2) is, contrary to the above waveform (2), significantly blunted with respect to the first input waveform (2), especially at the rising edge of the waveform (1) (i.e., the first cycle of the waveform (2)). This compensates for the variation in the due and tee ratio in waveform (2). By setting the number of inverter stages in each row (excluding the last row) to be an odd number in each row (excluding the last row) which are sequentially connected in an even number of times in this way, the output waveform of the last stage inverter in each row is sequentially connected to the first input. With respect to the waveform (■), the parts corresponding to the falling and rising parts of the waveform (■) are alternately affected by the same effect, and the final stage inverter ( For example, the duty ratio of the output waveform 16) always remains the same as the duty ratio of the first input waveform (2) (50% in this case). That is, for example, when looking at the duty ratio of the waveform (2) at each intermediate level point, the duty ratio is 50%, that is, (1+=
t2). Note that the output waveform of each inverter in the last row (in this case, the third row) has its rising edge rounded to some extent as described above, so the duty ratio of the output waveform of the inverter in the odd-numbered stage is equal to the input waveform ■ However, in the output waveform of the next even-numbered inverter, the duty ratio returns to the original value, and as in the case of the conventional circuit shown in FIG. However, as the number of inverter stages that are sequentially connected back and forth across a plurality of rows increases, it will no longer gradually change.
なお上記実施例では各インバータを構成するＰチャネル
トランジスタのβがＮチャネルトランジスタのβより小
さい場合について説明したが、逆に該Ｐチャネルトラン
ジスタのβがＮチャネルトランジスタのβより大きくな
っていても、上記と同様の効果かえられることは明らか
である。Note that in the above embodiments, the case where β of the P-channel transistor constituting each inverter is smaller than β of the N-channel transistor, but conversely even if β of the P-channel transistor is larger than β of the N-channel transistor, It is clear that the same effect as above can be obtained.
第３図は、上記第１図に示される多段インバータ回路に
おける次段のインバータへの配線のレイアウトパターン
を例示するもので、該第３図中、右列に示される７字形
の配線（符号１１で示す）は例えば上記第１列目におけ
る相隣接する２個のインバータ間（すなわち前段のイン
バータの出力側と次段のインバータの入力側間）を接続
するアルミ配線であり、１２は例えば上記第１列目にお
ける最終段のインバータの出力側と第２列目における初
段のインバータの入力側とを接続する折返し部を有する
アルミ配線であり、１３は例えば上記第２列目における
相隣接する２個のインバータ間を接続するアルミ配線で
ある。すなわち該折返し部を有するアルミ配線１２ （
上記隣接列のインバータＩ３．Ｉ４間あるいはＩ６，１
７間を接続する折返し配線に相当する）の配線長および
レイアウト面積が、同じ列のインバータ間を接続するア
ルミ配線１１ 、１３よりも大きくなることは、該第３
図に例示されるとおりである。FIG. 3 illustrates the layout pattern of wiring to the next stage inverter in the multi-stage inverter circuit shown in FIG. 1. In FIG. 12 is an aluminum wiring that connects, for example, two adjacent inverters in the first row (i.e., between the output side of the inverter in the previous stage and the input side of the inverter in the next stage); 13 is an aluminum wiring having a folded part that connects the output side of the last stage inverter in the first row and the input side of the first stage inverter in the second row, and 13 is an aluminum wiring that connects, for example, two adjacent wires in the second row. This is aluminum wiring that connects the inverters. In other words, the aluminum wiring 12 (
Inverter I3 in the adjacent column. Between I4 or I6,1
The fact that the wire length and layout area of the aluminum wires 11 and 13 that connect the inverters in the same column is larger than that of the aluminum wires 11 and 13 that connect the inverters in the same column is that
As illustrated in the figure.
なお第３図中、２１および２２は各インバータを構成す
るＰチャネルトランジスタとＮチャネルトランジスタの
ゲート電極を存するポリシリコン層、３１は各インバー
タにおけるＰチャネルトランジスタのソース領域側に設
けられる電源接続用のアルミ配線、３２は各インバータ
におけるＮチャネルトランジスタのソース領域側に設け
られる電源接続用のアルミ配線、４１および５１は上記
各インバータにおけるＰチャネルトランジスタのソース
領域を該アルミ配線３１に接続するコンタクト、４２お
よび５２は上記各インバータにおけるＰチャネルトラン
ジスタのドレイン領域を該アルミ配線１１ 、１２、又
は１３に接続するコンタクト、４３および５３は上記各
インバータにおけるＮチャネルトランジスタのドレイン
令頁域を８亥アルミ西己線１１ 、１２、又は１３に接
続するコンタクト、５４は上記各インバータにおけるＮ
チャネルトランジスタのソース領域を該アルミ配線３２
に接続するコンタクト、６１ 、６２および６３は該ア
ルミ配線１１゜１２、又は１３ （すなわち前段のイン
バータの出力側）を次段のインバータの入力側（ポリシ
リコンＪｉ２１又は２２）に接続するコンタクト、７１
は各インバータにおけるＰチャネルトランジスタのソー
ス領域側に設けられる基板コンタクト拡散層を該アルミ
配！！１１３１に接続するコンタクト、７２は各インバ
ータにおけるＮチャネルトランジスタのソース領域側に
設けられる基板コンタクト拡散層を該アルミ配線３２に
接続するコンタクトである。In FIG. 3, 21 and 22 are polysilicon layers containing the gate electrodes of the P-channel transistor and N-channel transistor constituting each inverter, and 31 is a polysilicon layer provided on the source region side of the P-channel transistor in each inverter for power connection. Aluminum wiring, 32 is an aluminum wiring for power supply connection provided on the side of the source region of the N-channel transistor in each inverter, 41 and 51 are contacts for connecting the source region of the P-channel transistor in each inverter to the aluminum wiring 31; and 52 are contacts for connecting the drain regions of the P-channel transistors in each of the above inverters to the aluminum wirings 11, 12, or 13; 43 and 53 are contacts for connecting the drain regions of the N-channel transistors in each of the inverters; Contacts 54 connected to lines 11, 12, or 13 are N in each of the above inverters.
The source region of the channel transistor is connected to the aluminum wiring 32.
Contacts 61, 62, and 63 are contacts 71 that connect the aluminum wiring 11, 12, or 13 (i.e., the output side of the previous stage inverter) to the input side (polysilicon Ji 21 or 22) of the next stage inverter.
The substrate contact diffusion layer provided on the source region side of the P-channel transistor in each inverter is made of aluminum! ! A contact 72 connects to the aluminum wiring 32 and a substrate contact diffusion layer provided on the source region side of the N-channel transistor in each inverter.
本発明によれば、ＰチャネルトランジスタとＮチャネル
トランジスタのβが異なっているインバータ回路を複数
列に亘って多段接続した場合にも、最終段のインバータ
の出力波形のデユーティ−比を、初段のインバータに入
力される信号波形のデユーティ−比と殆んど変らないよ
うにすることができる。According to the present invention, even when inverter circuits in which P-channel transistors and N-channel transistors have different βs are connected in multiple stages across multiple rows, the duty ratio of the output waveform of the final stage inverter is determined by the duty ratio of the output waveform of the first stage inverter. The duty ratio can be made almost the same as the duty ratio of the signal waveform input to the input signal.
第１図は、本発明の１実施例としての多段インバータ回
路の構成を例示する図、
第２図は、第１図の多段インバータ回路における各部の
入出力波形を説明する図、
第３図は、第１図の多段インバータ回路における各イン
バータの出力側から次段のインバータの入力側への配線
のレイアウトパターンを例示する図、
第４図は、従来技術における多段インバータ回路の構成
例を示す図、
第５図は、第１図又は第４図における各インバータの構
成を例示する図、
第６図は、第４図の多段インバータ回路における各部の
入出力波形を説明する図である。
（符号の説明）
■１〜１７．１１’〜Ｉ １０ ’・・・インバータ、
１１・・・第１列目における２個のインバータ間を接続
する配線、
１２・・・第１列目の最終段のインバータと第２列目の
初段のインバータ間を接続する配線、１３・・・第２列
目における２個のインバータ間を接続する配線、
２１ 、２２・・・各インバータを構成する各トランジ
スタのゲート電極を有するポリシリコン層、３１・・・
各インバータにおけるＰチャネルトランジスタのソース
領域側に設けられる電源接続用の配線、
３２・・・各インバータにおけるＮチャネルトランジス
タのソース領域側に設けられる電源接続用の配線。
夕回路の構成を例示する図
第１図
第
凶
従来技術における多段イン
バータ回路の講成例を示す図
ｃｃ
第１図又は第４図における各インバ
ータの構成を例示する図
第
図
第１図の多様インバータ回路における
次段のインバータへの配線状態を示す図第
図
おける各部の波形を説明する図
蘂
図FIG. 1 is a diagram illustrating the configuration of a multistage inverter circuit as an embodiment of the present invention, FIG. 2 is a diagram illustrating input and output waveforms of each part in the multistage inverter circuit of FIG. 1, and FIG. , A diagram illustrating a wiring layout pattern from the output side of each inverter to the input side of the next stage inverter in the multistage inverter circuit of FIG. 1, FIG. , FIG. 5 is a diagram illustrating the configuration of each inverter in FIG. 1 or FIG. 4, and FIG. 6 is a diagram illustrating input and output waveforms of each part in the multistage inverter circuit of FIG. 4. (Explanation of symbols) ■1~17.11'~I10'...Inverter,
11... Wiring connecting two inverters in the first column, 12... Wiring connecting between the last stage inverter in the first column and the first stage inverter in the second column, 13... Wiring connecting two inverters in the second column, 21, 22... A polysilicon layer having a gate electrode of each transistor constituting each inverter, 31...
Wiring for power supply connection provided on the source region side of the P-channel transistor in each inverter; 32... Wiring for power supply connection provided on the source region side of the N-channel transistor in each inverter. Fig. 1 is a diagram illustrating the configuration of the inverter circuit in the prior art; cc is a diagram illustrating the configuration of each inverter in Fig. 1 or 4; Diagram showing the wiring state to the next stage inverter in the inverter circuit Diagram explaining the waveforms of each part in the diagram
Claims (1)
とからなるインバータ回路が複数列に亘って順次偶数回
折返されて多数に縦続接続され、その最終列を除く各列
における該インバータ回路の段数が奇数個とされている
ことを特徴とする半導体集積回路装置。 ２、該ＰチャネルトランジスタとＮチャネルトランジス
タのオン抵抗値が異なっている、請求項１に記載の半導
体集積回路装置。[Claims] 1. A large number of inverter circuits consisting of P-channel transistors and N-channel transistors are sequentially folded back even number of times over multiple columns and connected in cascade, and the inverter circuits in each column except the last column are A semiconductor integrated circuit device characterized by having an odd number of stages. 2. The semiconductor integrated circuit device according to claim 1, wherein the P-channel transistor and the N-channel transistor have different on-resistance values.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216389A JPH0267004A (en) | 1988-09-01 | 1988-09-01 | Semiconductor integrated circuit device |
| EP89308798A EP0357410B1 (en) | 1988-09-01 | 1989-08-31 | Semiconductor integrated circuit device |
| DE89308798T DE68910445T2 (en) | 1988-09-01 | 1989-08-31 | Integrated semiconductor circuit. |
| KR1019890012672A KR930008521B1 (en) | 1988-09-01 | 1989-09-01 | Semiconductor integrated circuit device |
| US08/080,651 US5391904A (en) | 1988-09-01 | 1993-06-22 | Semiconductor delay circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216389A JPH0267004A (en) | 1988-09-01 | 1988-09-01 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267004A true JPH0267004A (en) | 1990-03-07 |
Family
ID=16687804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63216389A Pending JPH0267004A (en) | 1988-09-01 | 1988-09-01 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267004A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282716A (en) * | 1985-10-07 | 1987-04-16 | Nippon Gakki Seizo Kk | Cmos integrated circuit for retarding signal |
| JPS62247619A (en) * | 1986-04-21 | 1987-10-28 | Hitachi Ltd | Inverter delay circuit |
-
1988
- 1988-09-01 JP JP63216389A patent/JPH0267004A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282716A (en) * | 1985-10-07 | 1987-04-16 | Nippon Gakki Seizo Kk | Cmos integrated circuit for retarding signal |
| JPS62247619A (en) * | 1986-04-21 | 1987-10-28 | Hitachi Ltd | Inverter delay circuit |
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