JPH0261569A - Serial shift register - Google Patents
Serial shift registerInfo
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- JPH0261569A JPH0261569A JP63213987A JP21398788A JPH0261569A JP H0261569 A JPH0261569 A JP H0261569A JP 63213987 A JP63213987 A JP 63213987A JP 21398788 A JP21398788 A JP 21398788A JP H0261569 A JPH0261569 A JP H0261569A
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Tests Of Electronic Circuits (AREA)
- Shift Register Type Memory (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシリアルスキャンテスト法によって回路試験を
行なうことが可能なシリアルシフトレジスタに関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a serial shift register that allows circuit testing by a serial scan test method.
従来の技術
半導体集積回路を効率的に試験するのにシリアルスキャ
ンテスト方法がある。この方法は回路中のフリップ・フ
ロップをシリアルシフトレジスタ構成とし、試験時にこ
のシリアルシフトレジスタに対してシリアルイン、シリ
アルアウトができるようにする方法である。これにより
チップ外部端子から試験パターンを書き込むことができ
、組み合わせ回路で論理演算されてフリップ・フロップ
にセットされた試験データをチップ外部端子から読み出
すことができる。シリアルスキャンテストの場合の回路
例を第２図に示す。１１，１２．・旧・・１ｎおよび２
１，２２．・・・・・・２ｎはセレクタ付のＤフリップ
・フロップで、Ｔ入力によってＤ入力かＤＴ大入力選択
する。ＴＥＳＴ信号によってテストモードと実動作モー
ドとを切り替える。最初、テストモードにして入力端子
ＳｌｌよりＤフリップ・フロップの１１．１２．・・・
・・・ｉｎで構成するシリアルシフトレジスタに検査パ
ターンを書き込んだ後、実動作モードにもどして組み合
わせ回路で論理演算された結果をＤフリップ・フロップ
２１，２２．・・・・・・２ｎで構成するシリアルシフ
トレジスタにセットし、再度、テストモードにもどして
出力端子ＳＯ２より読み出して検査を行なう。2. Description of the Related Art A serial scan test method is used to efficiently test semiconductor integrated circuits. In this method, the flip-flops in the circuit are configured as serial shift registers, and serial input and serial output can be performed with respect to the serial shift register during testing. Thereby, a test pattern can be written from the chip external terminal, and test data that has been logically operated by the combinational circuit and set in the flip-flop can be read from the chip external terminal. FIG. 2 shows an example of a circuit for a serial scan test. 11,12.・Old...1n and 2
1,22. ...2n is a D flip-flop with a selector, and the T input selects the D input or the DT large input. The test mode and actual operation mode are switched by the TEST signal. First, set to test mode and connect the D flip-flops 11.12. ...
After writing the test pattern to the serial shift register consisting of . . . . Set in a serial shift register composed of 2n, return to test mode again, read out from output terminal SO2, and perform inspection.
発明が解決しようとする課題
実際のシリアルシフトレジスタを構成するフリップ・フ
ロップのクロックにはスキューが発生する。レイアウト
上、クロックの分配される経路の配線容量や配線抵抗、
ファンアウト数などの違いが存在するからである。この
クロックのスキューが大きくなると、シーリアルシフト
レジスタのデータ転送が正しく行なわれな（なる。この
例の構成図を第３図に、タンミング図を第４図（ａ）、
（ｂ）に示す。クロック１とクロック２の間にスキュ
ーがあってクロック２がクロック１より遅れるためにＤ
フリップ・フロップ１３は本来のデータよりも１クロツ
ク前のデータを出力する。本発明は上記の問題点を解決
する手段を与えるもので、シリアルシフトレジスタにお
けるクロックのスキューの影響を大幅に軽減することを
目的とする。Problems to be Solved by the Invention Skew occurs in the clocks of flip-flops that constitute an actual serial shift register. Due to the layout, the wiring capacitance and wiring resistance of the route where the clock is distributed,
This is because there are differences such as the number of fan-outs. If this clock skew becomes large, the data transfer of the serial shift register will not be performed correctly.The configuration diagram of this example is shown in Fig. 3, and the timing diagram is shown in Fig.
Shown in (b). D because there is a skew between clock 1 and clock 2, and clock 2 lags behind clock 1.
Flip-flop 13 outputs data one clock earlier than the original data. The present invention provides a means for solving the above problems, and aims to significantly reduce the influence of clock skew in a serial shift register.
課題を解決するための手段
この目的を達成するために本発明はフリップ・フロップ
の出力を、遅延手段を介して、次段の７リツプ・フロッ
プに接続して、複数のフリップ・フロップをシリアルシ
フトレジスタ構成としたものである。Means for Solving the Problems To achieve this object, the present invention connects the output of a flip-flop to the next stage of 7 flip-flops through a delay means, and serially shifts a plurality of flip-flops. It has a register configuration.
作用
この構成によって意図的にシリアルシフトレジスタを構
成するフリップ・フロップ間のデータ転送を遅延させ、
フリップ・フロップを駆動するクロックにスキューが生
じても正しいデータ転送をさせることが可能となる。Effect: This configuration intentionally delays data transfer between the flip-flops that make up the serial shift register.
Even if a skew occurs in the clock that drives the flip-flop, it is possible to perform correct data transfer.
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明のシリアルシフトレジスタの
構成図である。現実の回路では、この回路のみで回路網
が閉じていることはないが、ここでは、シリアルシフト
レジスタの部分のみを抜き出している。第１図において
、１１，１２゜１３．１４がＤフリップ・フロップ、Ｉ
ｌ、 １２゜■３がインバータである。クロック信号
ＣＫ、 とＣＮ３ とは通常同一のクロック信号であ
るが、スキューを強調して別信号として表わした。本実
施例ではフリップ・フロップの出力をインバータを介し
て次段のフリップ・フロップの入力に接続している。今
、入力のクロック信号ＣＫ ｒとＣＮ３との間にスキュ
ーがｔｌ−２だけあるとし、各Ｄフリップ・フロップの
クロックが入ってからデータが出力されるまでの時間を
ｊｄＱ＋各インバータによる遅延時間をｔｄｌ＋ Ｄフ
リップ・フロップのデータセットアツプタイムをｔｓ
とする。Ｄフリップ・フロップ１２とＤフリップ・フロ
ップ１３との間のデータ転送の際に、インバータＩ２を
挿入しない場合（この場合はＤフリップ・フロップのＱ
端子より次段のＤフリップ・フロップの入力に接続する
）、ＣＫ＋ とＣＮ３との間に
ｔｌ−２＞ ｔｄｇ ＋ ｔｓ
のスキューが存在すると、シリアルシフトレジスタは誤
動作する。そこで本実施例のように、インバータ■２を
Ｄフリップ・フロップ１２．１３間のデータ配線に挿入
してやり、このインバータ！２の遅延ｔｄｌをｔｌ−２
より充分大きくかつシリアルシフトレジスタのサイクル
タイムより充分小さく選ぶことにより
ｔｌ−ｘ＜ ｔ ｄｑ＋ ｔ３ ＋ ｔ
ｄ菖とすることが可能となって上記シリアルシフトレ
ジスタのデータ転送は、いずれのクロックのスキューに
かかわりなく、正常に行なわれる。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a serial shift register of the present invention. In an actual circuit, the circuit network is never closed with only this circuit, but here, only the serial shift register part is extracted. In Figure 1, 11, 12° 13.14 are D flip-flops, I
1, 12°■3 is an inverter. The clock signals CK, CN3 and CN3 are normally the same clock signal, but the skew is emphasized and they are expressed as separate signals. In this embodiment, the output of the flip-flop is connected to the input of the next-stage flip-flop via an inverter. Now, suppose that there is a skew of tl-2 between the input clock signal CK r and CN3, and the time from the clock input of each D flip-flop until the data is output is jdQ + the delay time due to each inverter. tdl+ D flip-flop data set up time ts
shall be. When inverter I2 is not inserted during data transfer between D flip-flop 12 and D flip-flop 13 (in this case, the Q
If there is a skew of tl-2>tdg+ts between CK+ and CN3 (connected from the terminal to the input of the next stage D flip-flop), the serial shift register will malfunction. Therefore, as in this embodiment, inverter 2 is inserted into the data wiring between D flip-flops 12 and 13, and this inverter! The delay tdl of 2 is tl-2
By selecting a value sufficiently larger than the cycle time of the serial shift register and sufficiently smaller than the cycle time of the serial shift register, tl−x<t dq+t3 + t
Data transfer in the serial shift register is performed normally regardless of the skew of any clock.
なお、本実施例ではシリアルシフトレジスタを構成する
フリップ・フロップ間に挿入する遅延手段をインバータ
としたが、これは、適度な遅延機能をもつものであれば
、バッファであってもよいし、意図的に配置する抵抗素
子あるいは容量素子であってもよい。In this embodiment, an inverter was used as the delay means inserted between the flip-flops constituting the serial shift register, but it may be a buffer as long as it has an appropriate delay function, or it may be used as intended. It may also be a resistive element or a capacitive element arranged symmetrically.
発明の効果
本発明によれば、シリアルシフトレジスタを構成するフ
リップ・フロップ間を遅延手段を介して接続することに
より、シリアルシフトレジスタを動かすクロックのスキ
ューにほとんど依存しない安定したシリアルシフトレジ
スタを実現できることから、設計容易なシリアルスキャ
ンテスト回路を有す半導体集積回路を実現することも可
能である。Effects of the Invention According to the present invention, by connecting the flip-flops constituting the serial shift register via a delay means, it is possible to realize a stable serial shift register that is hardly dependent on the skew of the clock that drives the serial shift register. From this, it is also possible to realize a semiconductor integrated circuit having a serial scan test circuit that is easy to design.
第１図は本発明の一実施例の構成図、第２図はシリアル
スキャンテスト法を説明する概念図、第３図は従来例の
構成図、第４図は正常動作の場合と誤動作の場合の従来
例のタイミング図である。
１１〜１４・・・・・・Ｄフリップ・フロップ、１１〜
！３・・・・・・インバータ。Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is a conceptual diagram explaining the serial scan test method, Fig. 3 is a block diagram of a conventional example, and Fig. 4 is a case of normal operation and a case of malfunction. FIG. 3 is a timing diagram of a conventional example. 11~14...D flip-flop, 11~
! 3...Inverter.
Claims (1)
のフリップ・フロップの入力に接続した構成のシリアル
シフトレジスタ。A serial shift register in which the output of a flip-flop is connected to the input of the next-stage flip-flop via delay means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213987A JPH0261569A (en) | 1988-08-29 | 1988-08-29 | Serial shift register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213987A JPH0261569A (en) | 1988-08-29 | 1988-08-29 | Serial shift register |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0261569A true JPH0261569A (en) | 1990-03-01 |
Family
ID=16648376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213987A Pending JPH0261569A (en) | 1988-08-29 | 1988-08-29 | Serial shift register |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0261569A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1221700A1 (en) * | 2001-11-02 | 2002-07-10 | Siemens Aktiengesellschaft | Electronic component with improved boundary-scan implementation |
| WO2005006004A1 (en) * | 2003-07-09 | 2005-01-20 | Matsushita Electric Industrial Co., Ltd. | Scan test design method, scan test circuit, scan test circuit insertion cad program, large-scale integrated circuit, and mobile digital device |
| JP2007095256A (en) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | Data input device of semiconductor memory device |
-
1988
- 1988-08-29 JP JP63213987A patent/JPH0261569A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1221700A1 (en) * | 2001-11-02 | 2002-07-10 | Siemens Aktiengesellschaft | Electronic component with improved boundary-scan implementation |
| WO2005006004A1 (en) * | 2003-07-09 | 2005-01-20 | Matsushita Electric Industrial Co., Ltd. | Scan test design method, scan test circuit, scan test circuit insertion cad program, large-scale integrated circuit, and mobile digital device |
| EP1643257A1 (en) * | 2003-07-09 | 2006-04-05 | Matsushita Electric Industrial Co., Ltd. | Scan test design method, scan test circuit, scan test circuit insertion cad program, large-scale integrated circuit, and mobile digital device |
| EP1643257A4 (en) * | 2003-07-09 | 2006-07-26 | Matsushita Electric Ind Co Ltd | Scan test design method, scan test circuit, scan test circuit insertion cad program, large-scale integrated circuit, and mobile digital device |
| JP2007095256A (en) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | Data input device of semiconductor memory device |
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