JPH0258868A - Semiconductor memory - Google Patents
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Abstract
Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。[Detailed description of the invention] The present invention will be described in the following order.
へ〇産業上の利用分野
Ｂ９発明の概要
Ｃ１従来技術
り８発明が解決しようとする問題点
Ｅ、問題点を解決するための子役
Ｆ８作用
Ｇ、実施例し第１図乃至第４図］
Ｈ９発明の効果
（Ａ、産業上の利用分野）
本発明は半導体メモリ、特に一対のＭｉｓ型トランジス
タを一対の抵抗負荷により構成されたフリップフロップ
と、一対のアクセストランジスタによりメモリセルが構
成された°ｌ！−導体メモリに関する。〇 Industrial field of application B9 Overview of the invention C1 Prior art 8 Problems to be solved by the invention E, Child actors for solving the problems F8 Actions G, Examples (Figures 1 to 4) H9 Effects of the Invention (A. Field of Industrial Application) The present invention relates to a semiconductor memory, and more particularly to a semiconductor memory in which a memory cell is constructed of a flip-flop composed of a pair of Mis-type transistors and a pair of resistive loads, and a pair of access transistors. ! -Relating to conductive memory.
（Ｂ、発明の概要）
本発明は、上記の半導体メモリにおいて、抵抗負荷を成
す高抵抗層を電源線の配線抵抗の増大を伴うことなく形
成できるようにするため抵抗負荷を２〜４５ａｔ％の酸
素を含有する多結晶シリコン（ｓ ｒ ｐｏｓ＞により
形成し、電源線を上記抵抗負荷上を通る配線層により形
成するものである。(B. Summary of the Invention) The present invention provides a resistive load of 2 to 45 at% in order to form a high-resistance layer forming a resistive load without increasing the wiring resistance of the power supply line in the semiconductor memory described above. It is formed from polycrystalline silicon (s r pos) containing oxygen, and the power supply line is formed by a wiring layer passing over the resistive load.
（Ｃ，従来技術）
スターティックＲＡＭは、例えば日経エレクトロニクス
１９８５年１２月３０号「消費電力を抑えた最大アクセ
ス時間８５ｎｓの２５６にビットＣＭＯＳスタチックＲ
ＡＭＪの図１６（１３５頁）に、あるいは特開昭６１〜
５３７６４号公報等に記載されているように、メモリセ
ルが一対のＭＩＳ型トランジスタ及び一対の高抵抗負荷
により形成されたフリップフロップと、一対のアクセス
トランジスタにより構成されているのが符通である。ぞ
して、一般に高抵抗負荷は多結晶シリコンにより形成さ
れ、しかも、電源線であるＶＤＤラインも多結晶シリコ
ンにより形成されている。(C, prior art) Static RAM is, for example, a 256-bit CMOS static RAM with a maximum access time of 85 ns that reduces power consumption and is described in Nikkei Electronics, December 30, 1985.
In Figure 16 (page 135) of AMJ, or in JP-A-61-
As described in Japanese Patent Application No. 53764, etc., a memory cell is generally constituted by a pair of MIS type transistors, a flip-flop formed by a pair of high resistance loads, and a pair of access transistors. Therefore, the high resistance load is generally made of polycrystalline silicon, and moreover, the VDD line, which is a power supply line, is also made of polycrystalline silicon.
（Ｄ、発明が解決しようとする問題点）ところで、普通
の多結晶シリコンにより抵抗負荷を形成した場合には多
結晶シリコン膜の膜ＡＴにより抵抗が大きく異なり、所
定の抵抗値を得るためには多結晶シリコン膜の膜Ｈを非
常に高精度に制御しなければならない。(D. Problem to be Solved by the Invention) By the way, when a resistive load is formed from ordinary polycrystalline silicon, the resistance varies greatly depending on the polycrystalline silicon film AT, and in order to obtain a predetermined resistance value, The film H of the polycrystalline silicon film must be controlled with extremely high precision.
また、電源線である■。０ラインも多結晶シリコンによ
り形成されているため、多結晶シリ；１ン層の電源線Ｖ
Ｄｏラインを成す部分は低抵抗化が必要であり、そのた
め、従来においては多結晶シリコン層の抵抗負荷部分を
マスクして多結晶シリコン層に不純物をドープし電源線
部分の低抵抗化を行っていたが、このようにすると不純
物トープ後のアニールにより電源線部分内の不純物が抵
抗負荷部分内に拡散してしまい、抵抗負荷の抵抗値が低
下してしまうという問題があり好ましくなかった。■It is also a power line. Since the 0 line is also formed of polycrystalline silicon, the power supply line V of the polycrystalline silicon;
It is necessary to lower the resistance of the part that forms the Do line, and for this reason, in the past, the resistance load part of the polycrystalline silicon layer was masked and the polycrystalline silicon layer was doped with impurities to lower the resistance of the power line part. However, this is not preferable because there is a problem that the impurities in the power supply line portion are diffused into the resistive load portion due to the annealing after the impurity topping, resulting in a decrease in the resistance value of the resistive load.
また、多結晶シリコンの抵抗負荷部分のＷ／Ｌ（幅／長
）を小さくすることによって抵抗負荷の抵抗値を所望の
大きさにすることも試みられたが、多結晶シリコン層の
パターンにはデザインルールによる制限があり、デザイ
ンルールを無視したバターニングは実際−トは実現不可
能である。In addition, attempts have been made to increase the resistance value of the resistive load to a desired value by reducing the W/L (width/length) of the resistive load portion of polycrystalline silicon, but the pattern of the polycrystalline silicon layer There are restrictions due to design rules, and patterning that ignores design rules is actually impossible.
そして、普通の多結晶シリコンではテラオームというよ
うな超高抵抗素子を得るには抵抗率が充分には大きくな
いので実際上抵抗負荷の充分な高抵抗化は不り１能であ
る。Since the resistivity of ordinary polycrystalline silicon is not large enough to obtain an ultra-high resistance element such as tera ohm, it is practically impossible to increase the resistance of the resistive load to a sufficiently high level.
また、リンＰ、砒素Ａｓ等のライトドーピングによる超
高抵抗化技術もあるが、寄生ＭＯ５発生、活性化エネル
ギーの増大等の問題がある。There is also a technique for achieving ultra-high resistance by light doping with phosphorus P, arsenic As, etc., but there are problems such as generation of parasitic MO5 and increase in activation energy.
本発明はこのような事情に鑑みて為されたもので、抵抗
負荷を成す晶抵抗層を電源線の配線抵抗の増大を伴うこ
となく形成できるようにすることを目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to enable formation of a crystal resistive layer forming a resistive load without increasing wiring resistance of a power supply line.
（Ｅ、問題点を解決するための手段）
本発明判導体メモリはＬ記問題点を解決するため、抵抗
負荷を酸素を含有する多結晶シリコン（Ｓ Ｉ ＰＯ３
）により形成し、′Ｔｕ源線を上記抵抗負荷上を通る配
線層により形成するようにすることを特徴とする。(E. Means for Solving the Problems) In order to solve the problems described in L, the conductor memory of the present invention uses oxygen-containing polycrystalline silicon (S I PO3) as a resistive load.
), and the 'Tu source line is formed by a wiring layer passing over the resistive load.
（Ｆ、作用）
本発明半導体メモリによれば、抵抗負荷か５ＩＰＯＳと
称される２〜４５ａｔ％の酸素を含有する多結晶シリコ
ンにより形成されているので、抵抗負荷を例えばテラオ
ームあるいはそれ以Ｊ−の抵抗値に超高抵抗化すること
ができる。そし−Ｃ１２〜４５ａｔ％の酸素を含有する
多結晶シリコンは不純物が拡散されてもほとんど抵抗率
が変化しないので、電源線導体化５配線層と抵抗負荷と
のオーミックコンタクトのためにドープした不純物が一
部抵抗負荷中に拡散したとしてもそれによって抵抗負荷
が低抵抗化する虞わもない。(F. Effect) According to the semiconductor memory of the present invention, since the resistive load is formed of polycrystalline silicon containing 2 to 45 at% oxygen, which is called 5IPOS, the resistive load can be reduced to, for example, tera ohm or more than J- The resistance value can be made extremely high. - Since the resistivity of polycrystalline silicon containing 12 to 45 at% oxygen hardly changes even when impurities are diffused, doped impurities are used for ohmic contact between the power line conductor layer and the resistive load. Even if it partially diffuses into the resistive load, there is no risk that the resistive load will become lower in resistance.
そして、電源線は少なくとも上記抵抗負荷上を通る配線
層により形成したので電源線の配線抵抗の低減を図るこ
とができる。Since the power supply line is formed of a wiring layer passing at least above the resistive load, the wiring resistance of the power supply line can be reduced.
（Ｇ、実施例）［第１図乃至第４図］
以下、本発明半導体メモリを図示実施例に従って詳細に
説明する。(G. Embodiment) [FIGS. 1 to 4] The semiconductor memory of the present invention will be described in detail below according to the illustrated embodiment.
第１図及び第２図は本発明半導体メモリの一つの実施例
を示すもので、第１図は要部を示す断面図、第２図は抵
抗負荷と電源線の接続部を示す平面図である。1 and 2 show one embodiment of the semiconductor memory of the present invention. FIG. 1 is a cross-sectional view showing the main parts, and FIG. 2 is a plan view showing the connection between the resistive load and the power supply line. be.
同図において、１は半導体基板（図面に現れない）上の
絶縁膜、２は該絶縁ｖ１）：に形成ざわた多結晶シリコ
ンあるいはポリサイドからなる電極膜、３は該電極膜２
上を覆う層間絶縁膜、４は該層間絶縁膜３に形成された
ところの上記電極膜２表面を一部露出させるコンタクト
ホール、５は超高抵抗の抵抗負荷膜で、２〜４５ａｔ％
の酸素を含有する多結晶シリコンにより構成されている
。６．６ａは普通の多結晶シリコンからなる配線層で、
特に６ａは電源線（Ｖｏｏライン）を成す配線層である
。この多結晶シリコンからなる配線層６．６ａは不純物
のドープにより低抵抗化されている。In the figure, 1 is an insulating film on a semiconductor substrate (not shown in the drawing), 2 is an electrode film made of rough polycrystalline silicon or polycide formed on the insulation v1), and 3 is an electrode film 2
An interlayer insulating film covering the top, 4 a contact hole that partially exposes the surface of the electrode film 2 formed in the interlayer insulating film 3, 5 an ultra-high resistance resistance load film of 2 to 45 at%
It is made of polycrystalline silicon containing oxygen. 6.6a is a wiring layer made of ordinary polycrystalline silicon,
In particular, 6a is a wiring layer forming a power supply line (Voo line). The wiring layer 6.6a made of polycrystalline silicon has a low resistance by doping with impurities.
この半導体メモリは、抵抗負荷膜５が
Ｓ Ｉ ＰＯ３と称される２〜４５ａｔ％の酸素を含有
する多結晶シリコンによりされているので、非常に高い
抵抗値の抵抗負荷を得ることができる。In this semiconductor memory, since the resistive load film 5 is made of polycrystalline silicon containing 2 to 45 at % oxygen called S I PO 3 , a resistive load with a very high resistance value can be obtained.
それに対して電源線６ａは不純物のドーピングにより低
抵抗化された多結晶シリコンからなる配線層により形成
されているので、電源線６ａの配線抵抗を非常に低くす
ることができる。しかして、抵抗負荷の抵抗値を非常に
高くしつつ′？に源線の配７ａ抵抗を非常に小さくする
ことができ、電源線の配線抵抗の増加を伴うことなく抵
抗負荷を超高抵抗化することができるのである。On the other hand, since the power supply line 6a is formed of a wiring layer made of polycrystalline silicon whose resistance has been lowered by doping with impurities, the wiring resistance of the power supply line 6a can be made very low. However, while making the resistance value of the resistive load very high? In addition, the resistance of the wiring 7a of the power supply line can be made very small, and the resistive load can be made to have an extremely high resistance without increasing the wiring resistance of the power supply line.
第３図（Ａ）乃至（Ｄ）は第１図及び第２図に示した半
導体メモリの製造方法を工程順に示す断面図である。FIGS. 3A to 3D are cross-sectional views showing the method for manufacturing the semiconductor memory shown in FIGS. 1 and 2 in order of steps.
（Ａ）絶縁膜１上に形成された電極ｆｆ５！２を覆う層
間絶縁膜３にコンタクトホール４を形成した後２〜４５
ａｔ％の酸素を含有する多結晶シリコンからなる抵抗負
荷膜５を成長させる。抵抗負荷膜５の成長方法及び性質
は特公昭５５−１３４２６号公報により非常に詳細に公
表されている。第３図（Ａ）は抵抗負荷膜５形成後の状
態を示す。(A) After forming a contact hole 4 in the interlayer insulating film 3 covering the electrode ff5!2 formed on the insulating film 1 2 to 45
A resistive load film 5 made of polycrystalline silicon containing at% oxygen is grown. The growth method and properties of the resistive load film 5 are disclosed in detail in Japanese Patent Publication No. 13426/1983. FIG. 3(A) shows the state after the resistance load film 5 is formed.
（Ｂ）次に、同図（Ｂ）に示すように普通の多結晶シリ
コン（不純物のない）からなる配線層６を抵抗負荷膜５
上に成長させる。この配線層６は抵抗負荷膜５形成後同
一炉内での連続成長により形成しても良い、。(B) Next, as shown in FIG.
grow on top. The wiring layer 6 may be formed by continuous growth in the same furnace after the resistive load film 5 is formed.
（Ｃ）次に、同図（Ｃ）に示すように配線層６及び抵抗
負荷膜５をパターニングする。具体的には配線層を形成
する領域及び抵抗負荷を形成すべき部分が残存するよう
にエツチングすることにより行う。(C) Next, the wiring layer 6 and the resistive load film 5 are patterned as shown in FIG. Specifically, etching is carried out so that the region where the wiring layer is to be formed and the portion where the resistive load is to be formed remain.
（Ｄ）次に、第３図（Ｄ）に示すように、２〜４５ａｔ
％の酸素を含有する多結晶シリコン５（及び層間絶縁膜
３）に選択比を持たせて配線層６を選択的にエツチング
してパターニングする。６ａはそのパターニングにより
形成された電源線である。尚、第３図（Ｄ）における右
側の配線層６は抵抗負荷５と電極膜２とのコンタクト部
（接続点）を覆うものであるが、必ずしも必要とはしな
い。(D) Next, as shown in FIG. 3 (D), 2 to 45at
The wiring layer 6 is selectively etched and patterned by giving a selectivity to the polycrystalline silicon 5 (and the interlayer insulating film 3) containing 50% of oxygen. 6a is a power supply line formed by the patterning. Although the wiring layer 6 on the right side in FIG. 3(D) covers the contact portion (connection point) between the resistive load 5 and the electrode film 2, it is not necessarily necessary.
その後、上記配線層６．６ａに不純物、例えばＡｓをイ
オン打込みして配線層６．６ａの低抵抗化及びコンタク
ト抵抗の低減化を図る。Thereafter, an impurity, for example, As, is ion-implanted into the wiring layer 6.6a to lower the resistance of the wiring layer 6.6a and the contact resistance.
第４図は本発明半導体メモリの変形例を示す平面図であ
る。この半導体メモリは、抵抗負荷膜５のパターニング
後多結晶シリコンからなる配線層である電源線６ａが各
抵抗負荷膜５．５、・−・の端部トを通るように形成し
たものである。本発明はこのような態様でも実施するこ
とかできる。FIG. 4 is a plan view showing a modification of the semiconductor memory of the present invention. In this semiconductor memory, after patterning the resistive load film 5, a power supply line 6a, which is a wiring layer made of polycrystalline silicon, is formed so as to pass through the end portions of the resistive load films 5, 5, . The present invention can also be implemented in such an embodiment.
（Ｈ，発明の効果）
以−にに述べたように、本発明半導体メモリは、抵抗負
荷が２〜４５ａｔ％の酸素を含有する多結晶シリコンに
より形成され、電源線が上記抵抗負荷の少なくとも一部
分上を通る配線層により形成されてなることを特徴とす
るものである。(H, Effect of the Invention) As described above, in the semiconductor memory of the present invention, the resistive load is formed of polycrystalline silicon containing 2 to 45 at% oxygen, and the power supply line is connected to at least a portion of the resistive load. It is characterized in that it is formed by a wiring layer passing above.
従っ°Ｃ１本発明手導体メモリによれば、抵抗負荷がＳ
Ｉ ＰＯ５と称される２〜４５ａｔ％の酸素を含有す
る多結晶シリコンにより形成されているので、抵抗負荷
を例えばテラオウムあるいはそれ以上に超高抵抗化する
ことができる。そして、２〜４５ａｔ％の酸素を含有す
る多結晶シリコンは不純物が拡散されてもほとんど抵抗
率が変化しないので、電源線導体化、配線層と抵抗負荷
とのオーミックコンタクト・のために配線層をドープし
、そし／てドープした不純物が一部抵抗負荷中に拡散し
たとしても抵抗負荷か低抵抗化する虞れもない。According to the hand conductor memory of the present invention, the resistive load is S.
Since it is made of polycrystalline silicon containing 2 to 45 at% oxygen called IPO5, the resistance load can be made to have an extremely high resistance of, for example, Tera Oum or more. Polycrystalline silicon containing 2 to 45 at% oxygen has almost no change in resistivity even when impurities are diffused, so wiring layers are used to make power line conductors and to make ohmic contact between wiring layers and resistive loads. Even if some of the doped impurities diffuse into the resistive load, there is no possibility that the resistive load will become low in resistance.
そして、電源線は上記抵抗り荷の少なくとも一部分七を
通る配線層により形成したので？ｊｔ源線の配線抵抗の
低減を図ることができる。And since the power supply line is formed by a wiring layer that passes through at least a portion of the resistive load,? The wiring resistance of the jt source line can be reduced.
第１図乃び第２図は本発明半導体メモリの−・つの実施
例を示すもので、第１図は要部を示す断面図、第２図は
抵抗負荷と電源線との接続部を示す平面図、第３図（Ａ
）乃至（Ｄ）は′ｆＪ１図及び第２図に示した半導体メ
モリの製造方法を工程順に示す断面図、第４図は本発明
半導体メモリの変形例を示すところの抵抗負荷と電源線
との接続部を示す−ｐ−面図である。
符号の説明
５・・・抵抗負荷、６ａ・・・電源線。
Ｃ’Ｊ
第３図
第４図Figures 1 and 2 show two embodiments of the semiconductor memory of the present invention, with Figure 1 being a sectional view showing the main parts, and Figure 2 showing the connection between the resistive load and the power supply line. Plan view, Figure 3 (A
) to (D) are cross-sectional views showing the manufacturing method of the semiconductor memory shown in Fig. It is a -p-plane view which shows a connection part. Explanation of symbols 5...Resistive load, 6a...Power line. C'J Figure 3 Figure 4
Claims (1)
より構成されたフリップフロップと、一対のアクセスト
ランジスタによりメモリセルが構成された半導体メモリ
において、 上記抵抗負荷が２〜４５ａｔ％の酸素を含有する多結晶
シリコンにより形成され、 電源線が上記抵抗負荷の少なくとも一部分上を通る配線
層により形成され てなることを特徴とする半導体メモリ(1) In a semiconductor memory in which a memory cell is constituted by a flip-flop in which a pair of MIS type transistors is constituted by a pair of resistive loads, and a pair of access transistors, the resistive load is a multilayer film containing 2 to 45 at% oxygen. A semiconductor memory formed of crystalline silicon, characterized in that the power supply line is formed of a wiring layer passing over at least a portion of the resistive load.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63210970A JPH0258868A (en) | 1988-08-24 | 1988-08-24 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63210970A JPH0258868A (en) | 1988-08-24 | 1988-08-24 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258868A true JPH0258868A (en) | 1990-02-28 |
Family
ID=16598142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63210970A Pending JPH0258868A (en) | 1988-08-24 | 1988-08-24 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258868A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122713A (en) * | 1993-10-26 | 1995-05-12 | Nec Corp | Semiconductor device |
| US5515313A (en) * | 1993-01-20 | 1996-05-07 | Nec Corporation | Static-type semiconductor memory device |
-
1988
- 1988-08-24 JP JP63210970A patent/JPH0258868A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515313A (en) * | 1993-01-20 | 1996-05-07 | Nec Corporation | Static-type semiconductor memory device |
| JPH07122713A (en) * | 1993-10-26 | 1995-05-12 | Nec Corp | Semiconductor device |
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