JPH0258859B2 - - Google Patents
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- JPH0258859B2 JPH0258859B2 JP18654881A JP18654881A JPH0258859B2 JP H0258859 B2 JPH0258859 B2 JP H0258859B2 JP 18654881 A JP18654881 A JP 18654881A JP 18654881 A JP18654881 A JP 18654881A JP H0258859 B2 JPH0258859 B2 JP H0258859B2
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- JP
- Japan
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- output
- signal
- flop
- type flip
- flip
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010304 firing Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M5/00—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases
- H02M5/02—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into dc
- H02M5/04—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into dc by static converters
- H02M5/22—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into dc by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M5/25—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into dc by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
- H02M5/257—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into dc by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
Description
【発明の詳細な説明】
本発明は、負荷の位相制御回路に関連して用い
られ、制御位相を表示するための回路に関する。
られ、制御位相を表示するための回路に関する。
典型的な先行技術は、第１図に示される。位相
制御回路１において、手動操作される操作回路２
からの信号は制御回路３に与えられ、これによつ
てゲート信号がライン４から導出される。このゲ
ート信号は、トライアツク５のゲートに与えられ
る。トライアツク５は、商用交流電源６と負荷た
とえば照明灯７とに直列に接続されている。トラ
イアツク５は、商用交流電源６の各半周期毎に点
弧されて導通角が制御される。負荷７には白熱灯
３０が並列に接続されている。白熱灯３０が点灯
することによつて、トライアツク５が点弧してい
ることを知ることができる。さらに、白熱灯３０
が点灯する明るさから、トライアツク５が点弧さ
れている導通角すなわち制御位相が推定される。
制御回路１において、手動操作される操作回路２
からの信号は制御回路３に与えられ、これによつ
てゲート信号がライン４から導出される。このゲ
ート信号は、トライアツク５のゲートに与えられ
る。トライアツク５は、商用交流電源６と負荷た
とえば照明灯７とに直列に接続されている。トラ
イアツク５は、商用交流電源６の各半周期毎に点
弧されて導通角が制御される。負荷７には白熱灯
３０が並列に接続されている。白熱灯３０が点灯
することによつて、トライアツク５が点弧してい
ることを知ることができる。さらに、白熱灯３０
が点灯する明るさから、トライアツク５が点弧さ
れている導通角すなわち制御位相が推定される。
このような第１図に示された先行技術では、制
御位相のレベルを正確に知ることができないとい
う問題があつた。
御位相のレベルを正確に知ることができないとい
う問題があつた。
本発明の目的は、制御位相のレベルを正確に知
ることができる制御位相の表示回路を提供するこ
とである。
ることができる制御位相の表示回路を提供するこ
とである。
本発明は、交流電源６と負荷７との間に介在さ
れた半導体スイツチング素子５が点弧する位相を
制御するためのゲート信号が、共通接続された一
方の端子に与えられる複数の発光ダイオードＤ１
〜Ｄ１０と、 前記交流電源６の出力を全波整流する全波整流
回路１１と、 全波整流回路１１の出力に応答して、交流電源
６の出力電圧が零である時を含むパルス状同期信
号を、交流電源６の出力の半周期毎に発生する同
期信号発生回路１２，１３，１４，１５，１６
と、 同期信号発生回路１２，１３，１４，１５，１
６の出力に応答して、交流電源６の半周期毎に同
期し、発光ダイオードＤ１〜Ｄ１０の数に等しい
数のパルス状クロツク信号を発生するクロツク回
路２０と、 前記発光ダイオードＤ１〜Ｄ１０の数に等しい
数のＤ形フリツプフロツプＦ１〜Ｆ１０であつ
て、各Ｄ形フリツプフロツプＦ１〜Ｆ１０はクロ
ツク回路２０からのクロツク信号が与えられたと
き、データ入力端子Ｄに与えられるハイレベルま
たはローレベルの信号と同一レベルの信号を出力
端子Ｑから導出し、前段の出力端子Ｑからの出力
が次の段のＤ形フリツプフロツプのデータ入力端
子Ｄに与えられ、初段のＤ形フリツプフロツプＦ
１のデータ入力端子Ｄに前記同期信号が与えら
れ、各フリツプフロツプの出力端子Ｑからの出力
が前記各発光ダイオードＤ１〜Ｄ１０の他方端子
に与えられる、そのようなＤ形フリツプフロツプ
Ｄ１〜Ｄ１０とを含むことを特徴とする制御位相
の表示回路である。
れた半導体スイツチング素子５が点弧する位相を
制御するためのゲート信号が、共通接続された一
方の端子に与えられる複数の発光ダイオードＤ１
〜Ｄ１０と、 前記交流電源６の出力を全波整流する全波整流
回路１１と、 全波整流回路１１の出力に応答して、交流電源
６の出力電圧が零である時を含むパルス状同期信
号を、交流電源６の出力の半周期毎に発生する同
期信号発生回路１２，１３，１４，１５，１６
と、 同期信号発生回路１２，１３，１４，１５，１
６の出力に応答して、交流電源６の半周期毎に同
期し、発光ダイオードＤ１〜Ｄ１０の数に等しい
数のパルス状クロツク信号を発生するクロツク回
路２０と、 前記発光ダイオードＤ１〜Ｄ１０の数に等しい
数のＤ形フリツプフロツプＦ１〜Ｆ１０であつ
て、各Ｄ形フリツプフロツプＦ１〜Ｆ１０はクロ
ツク回路２０からのクロツク信号が与えられたと
き、データ入力端子Ｄに与えられるハイレベルま
たはローレベルの信号と同一レベルの信号を出力
端子Ｑから導出し、前段の出力端子Ｑからの出力
が次の段のＤ形フリツプフロツプのデータ入力端
子Ｄに与えられ、初段のＤ形フリツプフロツプＦ
１のデータ入力端子Ｄに前記同期信号が与えら
れ、各フリツプフロツプの出力端子Ｑからの出力
が前記各発光ダイオードＤ１〜Ｄ１０の他方端子
に与えられる、そのようなＤ形フリツプフロツプ
Ｄ１〜Ｄ１０とを含むことを特徴とする制御位相
の表示回路である。
第２図は本発明の一実施例の電気回路図であ
る。第１図に関連して述べた先行技術に対応する
部分には同一の参照符を付す。操作回路２の操作
によつて制御回路３からライン４には、商用交流
電源６の各半周期毎にゲート信号が導出され、こ
のゲート信号は半導体スイツチング素子であるト
ライアツク５のゲートに与えられる。交流電源６
の出力電圧波形は第３図１に示される。トライア
ツク５は、商用交流電源６と負荷たとえば照明灯
７とに直列に接続される。トライアツクのスイツ
チング態様は第３図２に示される。交流電源６の
出力は、同期検出回路１０に与えられる。
る。第１図に関連して述べた先行技術に対応する
部分には同一の参照符を付す。操作回路２の操作
によつて制御回路３からライン４には、商用交流
電源６の各半周期毎にゲート信号が導出され、こ
のゲート信号は半導体スイツチング素子であるト
ライアツク５のゲートに与えられる。交流電源６
の出力電圧波形は第３図１に示される。トライア
ツク５は、商用交流電源６と負荷たとえば照明灯
７とに直列に接続される。トライアツクのスイツ
チング態様は第３図２に示される。交流電源６の
出力は、同期検出回路１０に与えられる。
同期検出回路１０は、交流電源６からの出力を
全流整流する全波整流回路１１を含み、同期信号
発生回路である、抵抗１２と、全波整流回路１１
から抵抗１２を介する出力によつて活性化される
発光ダイオード１３と、発光ダイオード１３から
の光を受光するホトトランジスタ１４と、ホトト
ランジスタ１４に直列に接続された抵抗１５と、
ホトトランジスタ１４からの出力を反転する反転
回路１６とを含む。交流電源６からの出力に同期
して、同期検出回路１０がライン１７に導出する
同期信号の波形は、第３図３に示されている。こ
の同期信号は、交流電源６の出力電圧が零である
期間を含み、半周期毎に発生される。ライン１７
からの同期信号は、Ｄ形フリツプフロツプＦ０を
セツトするとともに、パルスシフト回路１８に含
まれている。10個のＤ形フリツプフロツプＦ１〜
Ｆ１０をリセツトする。
全流整流する全波整流回路１１を含み、同期信号
発生回路である、抵抗１２と、全波整流回路１１
から抵抗１２を介する出力によつて活性化される
発光ダイオード１３と、発光ダイオード１３から
の光を受光するホトトランジスタ１４と、ホトト
ランジスタ１４に直列に接続された抵抗１５と、
ホトトランジスタ１４からの出力を反転する反転
回路１６とを含む。交流電源６からの出力に同期
して、同期検出回路１０がライン１７に導出する
同期信号の波形は、第３図３に示されている。こ
の同期信号は、交流電源６の出力電圧が零である
期間を含み、半周期毎に発生される。ライン１７
からの同期信号は、Ｄ形フリツプフロツプＦ０を
セツトするとともに、パルスシフト回路１８に含
まれている。10個のＤ形フリツプフロツプＦ１〜
Ｆ１０をリセツトする。
フリツプフロツプＦ０およびパルスシフト回路
１８に含まれるＤ形フリツプフロツプＦ１〜Ｆ１
０のクロツク入力端子には、ライン１９を介して
クロツク回路２０からクロツク信号が導出され
る。このクロツク回路２０はライン１７からの同
期信号によつてリセツトされる。クロツク回路２
０は、交流電源６の各半周期において、同期信号
を受信した後から10個のパルスをライン１９に第
３図４のように順次的に発生する。フリツプフロ
ツプＦ０は同期信号によつてセツトされ、そのセ
ツト出力Ｑからは第３図５に示される波形を導出
する。フリツプフロツプＦ０のデータ入力端子Ｄ
は、接地される。フリツプフロツプＦ０のセツト
出力Ｑは、パルスシフト回路１８の初段のフリツ
プフロツプＦ１のデータ入力端子Ｄに与えられ
る。フリツプフロツプＦ２〜Ｆ１０の各データ入
力端子Ｄは、その直前の段のフリツプフロツプＦ
１〜Ｆ９のセツト出力Ｑを受信する。これらのフ
リツプフロツプＦ１〜Ｆ１０の各セツト出力Ｑ
は、反転回路Ｎ１〜Ｎ１０を介して発光ダイオー
ドＤ１〜Ｄ１０のカソードに与えられる。発光ダ
イオードＤ１〜Ｄ１０のアノードは共通に接続さ
れており、これらのアノードは抵抗２１を介して
ラインｌに接続される。このラインｌは、制御回
路３からの出力が導出されるライン４に接続され
ており、ゲート信号が導かれる。
１８に含まれるＤ形フリツプフロツプＦ１〜Ｆ１
０のクロツク入力端子には、ライン１９を介して
クロツク回路２０からクロツク信号が導出され
る。このクロツク回路２０はライン１７からの同
期信号によつてリセツトされる。クロツク回路２
０は、交流電源６の各半周期において、同期信号
を受信した後から10個のパルスをライン１９に第
３図４のように順次的に発生する。フリツプフロ
ツプＦ０は同期信号によつてセツトされ、そのセ
ツト出力Ｑからは第３図５に示される波形を導出
する。フリツプフロツプＦ０のデータ入力端子Ｄ
は、接地される。フリツプフロツプＦ０のセツト
出力Ｑは、パルスシフト回路１８の初段のフリツ
プフロツプＦ１のデータ入力端子Ｄに与えられ
る。フリツプフロツプＦ２〜Ｆ１０の各データ入
力端子Ｄは、その直前の段のフリツプフロツプＦ
１〜Ｆ９のセツト出力Ｑを受信する。これらのフ
リツプフロツプＦ１〜Ｆ１０の各セツト出力Ｑ
は、反転回路Ｎ１〜Ｎ１０を介して発光ダイオー
ドＤ１〜Ｄ１０のカソードに与えられる。発光ダ
イオードＤ１〜Ｄ１０のアノードは共通に接続さ
れており、これらのアノードは抵抗２１を介して
ラインｌに接続される。このラインｌは、制御回
路３からの出力が導出されるライン４に接続され
ており、ゲート信号が導かれる。
交流電源６の各半周期において、同期信号によ
つてセツトされたフリツプフロツプＦ０からのハ
イレベルの出力Ｑは、クロツク回路２０からライ
ン１９に導出されるクロツクパルスによつてパル
スシフト回路１８のフリツプフロツプＦ１〜Ｆ１
０に順次的にシフトされる。フリツプフロツプＦ
１〜Ｆ１０のセツト出力Ｑの出力波形は、第３図
６〜第３図１５にそれぞれ示されている。したが
つてラインｌに導かれるゲート信号がハイレベル
である期間では、第３図に明らかなようにフリツ
プフロツプＦ７〜Ｆ１０からのセツト出力Ｑ（第
３図１２〜第３図１５参照）がハイレベルとな
り、したがつてダイオードＤ７〜Ｄ１０がクロツ
ク信号に従つて順次的に発光される。このように
してトライアツタ５が導通する期間に対応した発
光ダイオードＤ１〜Ｄ１０のうちの１または複数
個が交流電源６の各半周期において活性化される
ことになり、導通角をバーグラフ態様で表示する
ことができる。
つてセツトされたフリツプフロツプＦ０からのハ
イレベルの出力Ｑは、クロツク回路２０からライ
ン１９に導出されるクロツクパルスによつてパル
スシフト回路１８のフリツプフロツプＦ１〜Ｆ１
０に順次的にシフトされる。フリツプフロツプＦ
１〜Ｆ１０のセツト出力Ｑの出力波形は、第３図
６〜第３図１５にそれぞれ示されている。したが
つてラインｌに導かれるゲート信号がハイレベル
である期間では、第３図に明らかなようにフリツ
プフロツプＦ７〜Ｆ１０からのセツト出力Ｑ（第
３図１２〜第３図１５参照）がハイレベルとな
り、したがつてダイオードＤ７〜Ｄ１０がクロツ
ク信号に従つて順次的に発光される。このように
してトライアツタ５が導通する期間に対応した発
光ダイオードＤ１〜Ｄ１０のうちの１または複数
個が交流電源６の各半周期において活性化される
ことになり、導通角をバーグラフ態様で表示する
ことができる。
なお上述の実施例では、初段のフリツプフロツ
プＦ１のデータ入力端子Ｄには、フリツプフロツ
プＦ０の出力端子Ｑからの信号を与えているけれ
ども、同期信号のパルス幅を大きくして同期信号
を直接与えてもよいことは勿論である。同期信号
のパルス幅を大きくするには、抵抗１２の抵抗値
を大きくし、発光ダイオード１３が消灯している
期間を長くすればよい。フリツプフロツプＦ０を
用いるときは、同期信号のパルス幅を小さくする
ことができるので、交流電源６の出力電圧が零に
なる時点を同期信号によつて、より正確に知るこ
とができる。
プＦ１のデータ入力端子Ｄには、フリツプフロツ
プＦ０の出力端子Ｑからの信号を与えているけれ
ども、同期信号のパルス幅を大きくして同期信号
を直接与えてもよいことは勿論である。同期信号
のパルス幅を大きくするには、抵抗１２の抵抗値
を大きくし、発光ダイオード１３が消灯している
期間を長くすればよい。フリツプフロツプＦ０を
用いるときは、同期信号のパルス幅を小さくする
ことができるので、交流電源６の出力電圧が零に
なる時点を同期信号によつて、より正確に知るこ
とができる。
上述の実施例ではパルスシフト回路１８からの
出力は反転回路Ｎ１〜Ｎ１０を介して発光ダイオ
ードＤ１〜Ｄ１０のアノードに与えられたけれど
も、本発明の他の実施例としてパルスシフト回路
１８からの出力をダイオードＤ１〜Ｄ１０のアノ
ードに与え、それらのカソードにはラインｌから
のゲート信号を反転して与えるようにしてもよ
い。
出力は反転回路Ｎ１〜Ｎ１０を介して発光ダイオ
ードＤ１〜Ｄ１０のアノードに与えられたけれど
も、本発明の他の実施例としてパルスシフト回路
１８からの出力をダイオードＤ１〜Ｄ１０のアノ
ードに与え、それらのカソードにはラインｌから
のゲート信号を反転して与えるようにしてもよ
い。
本発明の他の考え方によれば、交流電源６から
の出力波形が第４図１で示されるとき、トライア
ツク５のゲートに与えられるゲート信号は、第４
図２に示される波形を有してもよい。このような
実施例によれば、ゲート信号が与えられた時刻に
対応した発光ダイオードＤ１〜Ｄ１０のうちの１
つが点灯することになる。
の出力波形が第４図１で示されるとき、トライア
ツク５のゲートに与えられるゲート信号は、第４
図２に示される波形を有してもよい。このような
実施例によれば、ゲート信号が与えられた時刻に
対応した発光ダイオードＤ１〜Ｄ１０のうちの１
つが点灯することになる。
以上のように本発明によれば、半導体スイツチ
ング素子の制御位相のレベルを正確に表示するこ
とができる。
ング素子の制御位相のレベルを正確に表示するこ
とができる。
第１図は先行技術の電気回路図、第２図は本発
明の一実施例の電気回路図、第３図は第２図に示
された実施例の動作を説明するための波形図、第
４図は本発明の他の実施例を説明するための波形
図である。 １……位相制御回路、２……操作回路、３……
制御回路、５……トライアツク、６……交流電
源、７……照明灯、１０……同期検出回路、１８
……パルスシフト回路、２０……クロツク回路、
Ｆ０，Ｆ１〜Ｆ１０……フリツプフロツプ、Ｎ１
〜Ｎ１０……反転回路、Ｄ１〜Ｄ１０……発光ダ
イオード。
明の一実施例の電気回路図、第３図は第２図に示
された実施例の動作を説明するための波形図、第
４図は本発明の他の実施例を説明するための波形
図である。 １……位相制御回路、２……操作回路、３……
制御回路、５……トライアツク、６……交流電
源、７……照明灯、１０……同期検出回路、１８
……パルスシフト回路、２０……クロツク回路、
Ｆ０，Ｆ１〜Ｆ１０……フリツプフロツプ、Ｎ１
〜Ｎ１０……反転回路、Ｄ１〜Ｄ１０……発光ダ
イオード。
Claims (1)
- 【特許請求の範囲】 １ 交流電源６と負荷７との間に介在された半導
体スイツチング素子５が点弧する位相を制御する
ためのゲート信号が、共通接続された一方の端子
に与えられる複数の発光ダイオードＤ１〜Ｄ１０
と、 前記交流電源６の出力を全波整流する全波整流
回路１１と、 全波整流回路１１の出力に応答して、交流電源
６の出力電圧が零である時を含むパルス状同期信
号を、交流電源６の出力の半周期毎に発生する同
期信号発生回路１２，１３，１４，１５，１６
と、 同期信号発生回路１２，１３，１４，１５，１
６の出力に応答して、交流電源６の半周期毎に同
期し、発光ダイオードＤ１〜Ｄ１０の数に等しい
数のパルス状クロツク信号を発生するクロツク回
路２０と、 前記発光ダイオードＤ１〜Ｄ１０の数に等しい
数のＤ形フリツプフロツプＦ１〜Ｆ１０であつ
て、各Ｄ形フリツプフロツプＦ１〜Ｆ１０はクロ
ツク回路２０からのクロツク信号が与えられたと
き、データ入力端子Ｄに与えられるハイレベルま
たはローレベルの信号と同一レベルの信号を出力
端子Ｑから導出し、前段の出力端子Ｑからの出力
が次の段のＤ形フリツプフロツプのデータ入力端
子Ｄに与えられ、初段のＤ形フリツプフロツプＦ
１のデータ入力端子Ｄに前記同期信号が与えら
れ、各フリツプフロツプの出力端子Ｑからの出力
が前記各発光ダイオードＤ１〜Ｄ１０の他方端子
に与えられる、そのようなＤ形フリツプフロツプ
Ｄ１〜Ｄ１０とを含むことを特徴とする制御位相
の表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18654881A JPS5889064A (ja) | 1981-11-19 | 1981-11-19 | 制御位相の表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18654881A JPS5889064A (ja) | 1981-11-19 | 1981-11-19 | 制御位相の表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5889064A JPS5889064A (ja) | 1983-05-27 |
| JPH0258859B2 true JPH0258859B2 (ja) | 1990-12-10 |
Family
ID=16190430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18654881A Granted JPS5889064A (ja) | 1981-11-19 | 1981-11-19 | 制御位相の表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889064A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950769A (ja) * | 1982-09-14 | 1984-03-23 | Matsushita Electric Ind Co Ltd | 制御回路 |
| JPH0636667B2 (ja) * | 1982-09-14 | 1994-05-11 | 松下電器産業株式会社 | 表示制御兼用半導体スイッチ素子制御回路 |
-
1981
- 1981-11-19 JP JP18654881A patent/JPS5889064A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5889064A (ja) | 1983-05-27 |
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