JPH0258149A - アクセス許可制御装置 - Google Patents
アクセス許可制御装置Info
- Publication number
- JPH0258149A JPH0258149A JP21021488A JP21021488A JPH0258149A JP H0258149 A JPH0258149 A JP H0258149A JP 21021488 A JP21021488 A JP 21021488A JP 21021488 A JP21021488 A JP 21021488A JP H0258149 A JPH0258149 A JP H0258149A
- Authority
- JP
- Japan
- Prior art keywords
- priority
- access
- req4
- access request
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010354 integration Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 2
- 101100524347 Xenopus laevis req-b gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 101100524346 Xenopus laevis req-a gene Proteins 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、主記憶装置にデータ制御装置が複数台接続
ざわたデータ処理装置におい、主記憶装置に対する各デ
ータ制御装置からのアクセス要求に対して優先順位の最
も高いデータ制御装置のアクセス要求にのみアクセスを
許可するように制御を行うアクセス許可制御装置に関す
るものである。
ざわたデータ処理装置におい、主記憶装置に対する各デ
ータ制御装置からのアクセス要求に対して優先順位の最
も高いデータ制御装置のアクセス要求にのみアクセスを
許可するように制御を行うアクセス許可制御装置に関す
るものである。
第３図はデータ処理装置の構成例を示すブロック図であ
る。図において、データ処理に必要な情報を格納する主
記憶装置１０には、システムバス１１を介してデータ処
理を行うためのデータ制御装置１２ａ−１２ｄが接続さ
れている。各データ制御装置からは主記憶装置に対して
アクセス要求信号ＲＥ Ｑ （ｒｅｑｕｅｓｔ） １
〜ＲＥ Ｑ ４が出力され、主記憶装置内のアクセス許
可制御装置１０ａからは各データ制御装置に対してアク
セス許可信号Ｓ Ｅ Ｌ （ｓｅｌｅｃｔｉｏｎ）
１〜Ｓ Ｅ Ｌ ４と同期信号ＣＬＯＣにが出力される
。
る。図において、データ処理に必要な情報を格納する主
記憶装置１０には、システムバス１１を介してデータ処
理を行うためのデータ制御装置１２ａ−１２ｄが接続さ
れている。各データ制御装置からは主記憶装置に対して
アクセス要求信号ＲＥ Ｑ （ｒｅｑｕｅｓｔ） １
〜ＲＥ Ｑ ４が出力され、主記憶装置内のアクセス許
可制御装置１０ａからは各データ制御装置に対してアク
セス許可信号Ｓ Ｅ Ｌ （ｓｅｌｅｃｔｉｏｎ）
１〜Ｓ Ｅ Ｌ ４と同期信号ＣＬＯＣにが出力される
。
第４図は従来のアクセス許可信号の制御装置を示すもの
で、図において、優先順位制御回路１５は各データ制御
装置からのアクセス要求信号ＲＥＱ１〜ＲＥＱ４に対す
るアクセス許可の優先順位を制御し、フリップフロップ
４８〜４ｄは優先順位制御回路の出力信号をＳＥＬＴＭ
Ｇ８のタイミングでラッチし、アクセス要求信号ＲＥＱ
１〜ＲＥＱ４のそれぞれに対応するアクセス許可１３号
５ＥＬＬ〜５ＥＬ４を出力する。
で、図において、優先順位制御回路１５は各データ制御
装置からのアクセス要求信号ＲＥＱ１〜ＲＥＱ４に対す
るアクセス許可の優先順位を制御し、フリップフロップ
４８〜４ｄは優先順位制御回路の出力信号をＳＥＬＴＭ
Ｇ８のタイミングでラッチし、アクセス要求信号ＲＥＱ
１〜ＲＥＱ４のそれぞれに対応するアクセス許可１３号
５ＥＬＬ〜５ＥＬ４を出力する。
この場合各アクセス要求信号の優先順位は、アンドゲー
ト１５−１．１５−２．１５−３によりＲＥＱ １ ＞
ＲＥＱ２＞ＲＥＱ３＞ＲＥＱ４の順に固定されている。
ト１５−１．１５−２．１５−３によりＲＥＱ １ ＞
ＲＥＱ２＞ＲＥＱ３＞ＲＥＱ４の順に固定されている。
第５図は第４図に示す従来のアクセス許可信号の制御回
路の動作をタイミングチャートで示したものである。図
において、タイミングＴ１ではＲＥＱｌとＲＥＱ４が有
、αレルになっているので、優先順位に従い、次のＳＥ
ＬＴＭＧの立ち上がりで５ＥＬＩが有意レベルになる。
路の動作をタイミングチャートで示したものである。図
において、タイミングＴ１ではＲＥＱｌとＲＥＱ４が有
、αレルになっているので、優先順位に従い、次のＳＥ
ＬＴＭＧの立ち上がりで５ＥＬＩが有意レベルになる。
タイミングＴ２ではＲＥＱ２．ＲＥＱ３とＲＥＱ４が有
意レベルになっているので、同様に、５ＥＬ２が有意レ
ベルになる。タイミングＴ３ではＲＥＱ３とＲＥＱ４が
、タイミングＴ４ではＲＥＱ １ 。
意レベルになっているので、同様に、５ＥＬ２が有意レ
ベルになる。タイミングＴ３ではＲＥＱ３とＲＥＱ４が
、タイミングＴ４ではＲＥＱ １ 。
ＲＥＱ２とＲＥＱ４が有意レベルになっているので、同
様に、それぞれ５ＥＬ３と５ＥＬＬが有意レベルになる
。
様に、それぞれ５ＥＬ３と５ＥＬＬが有意レベルになる
。
（発明が解決しようとする課題）
従来のアクセス許可制御装置では、上記ように各アクセ
ス要求に対する優先順位が予め設定され、その状態に固
定されているので、各データ制御装置からのアクセス要
求の頻度が高くなると、より優先順位の低いデータ制御
装置からのアクセス要求がまったく受け付けられなくな
る。例えば、第５図に示すように、ＲＥＱＩ、ＲＥＱ２
゜ＲＥＱ３のアクセス要求が多くなると、ＲＥＱ４のア
クセス要求が受け付けられなくなる。一方データ制御装
置側では、通常、自身のアクセス要求に対してアクセス
が受け付けられるまでの時間を監視しているので、予め
データ制御装置側で設定された時間以内に当該アクセス
が受け付けられなかった場合にはタイムアウトエラーと
なり、結果的に装置全体の性能に悪影響を及ぼすという
問題があった。
ス要求に対する優先順位が予め設定され、その状態に固
定されているので、各データ制御装置からのアクセス要
求の頻度が高くなると、より優先順位の低いデータ制御
装置からのアクセス要求がまったく受け付けられなくな
る。例えば、第５図に示すように、ＲＥＱＩ、ＲＥＱ２
゜ＲＥＱ３のアクセス要求が多くなると、ＲＥＱ４のア
クセス要求が受け付けられなくなる。一方データ制御装
置側では、通常、自身のアクセス要求に対してアクセス
が受け付けられるまでの時間を監視しているので、予め
データ制御装置側で設定された時間以内に当該アクセス
が受け付けられなかった場合にはタイムアウトエラーと
なり、結果的に装置全体の性能に悪影響を及ぼすという
問題があった。
この発明は上記のような問題を解決するためになされた
もので、優先順位の低いデータ制御装置のアクセス要求
が受け付けられないために発生するタイムアウトエラー
を回避することのできる、アクセス許可制御装置を提供
することを目的とする。
もので、優先順位の低いデータ制御装置のアクセス要求
が受け付けられないために発生するタイムアウトエラー
を回避することのできる、アクセス許可制御装置を提供
することを目的とする。
面記目的を達成するためこの発明では、アクセス許可制
御装置をつぎのように構成する。
御装置をつぎのように構成する。
即ち、アクセス許可制御装置において、つぎのａ、ｂの
手段を備えるようにする。
手段を備えるようにする。
ａ、複数のデータ制御装置に夫々対応して設けられてい
て、各データ制御装置からの主記憶装置に対するアクセ
ス要求発生から当該アクセス要求が受け付けられるまで
の待ち時間を積算する積算手段。
て、各データ制御装置からの主記憶装置に対するアクセ
ス要求発生から当該アクセス要求が受け付けられるまで
の待ち時間を積算する積算手段。
ｂ、前記アクセス要求に対し常時は予め設定された優先
順位でアクセス許可を与え、前記積算手段の待ち時間が
予め設定された時間を超えたとき、その積算手段にかか
るアクセス要求の優先順位を高くなるように動的に変更
する優先順位制御手段。
順位でアクセス許可を与え、前記積算手段の待ち時間が
予め設定された時間を超えたとき、その積算手段にかか
るアクセス要求の優先順位を高くなるように動的に変更
する優先順位制御手段。
（作用）
この構成により、データ制御装置からのアクセス要求に
対し、常時は予め設定された優先順位でアクセス許可が
出され、積算手段の待ち時間が予め設定されている時間
を超えたとき、その積算手段にかかるアクセス要求の優
先順位が高くなるように変更される。
対し、常時は予め設定された優先順位でアクセス許可が
出され、積算手段の待ち時間が予め設定されている時間
を超えたとき、その積算手段にかかるアクセス要求の優
先順位が高くなるように変更される。
以下、この発明を実施例により説明する。
第１図は、この発明の一実施例である「アクセス許可制
御装置」のブロック図、第２図は同実施例の動作を示す
タイミングチャーである。
御装置」のブロック図、第２図は同実施例の動作を示す
タイミングチャーである。
なお、本実施例が用いられるデータ処理装置の構成は第
３図と同様である。
３図と同様である。
第１図において、６ａ〜６ｄはデータ制御装置からのア
クセス要求信号ＲＥＱ１〜ＲＥＱ４で、それぞれ優先順
位制御回路（優先順位制御手段）５に入力され、ざらに
カウンタ（８１Ｉ算手段）１ａ〜１ｄとラッチ２ａ〜２
ｄのリセット端子に接続されている。各カウンタはそれ
ぞれに対応するアクセス要求信号が有意レベルになると
、ＣＬＯＣＫ７の立ち上がりでカウントアツプされる。
クセス要求信号ＲＥＱ１〜ＲＥＱ４で、それぞれ優先順
位制御回路（優先順位制御手段）５に入力され、ざらに
カウンタ（８１Ｉ算手段）１ａ〜１ｄとラッチ２ａ〜２
ｄのリセット端子に接続されている。各カウンタはそれ
ぞれに対応するアクセス要求信号が有意レベルになると
、ＣＬＯＣＫ７の立ち上がりでカウントアツプされる。
ラッチ２ａ〜２ｄはそれぞれに対応するカウンタのター
ミナルカウントをラッチする。ラッチされた信号ＴＣ１
〜ＴＣ４３ａ〜３ ｄは、優先順位制御回路５に入力さ
れる。優先順位制御回路５では、データ制御装置からの
アクセス要求信号ＲＥＱ１〜ＲＥＱ４とラッチの出力Ｔ
ＣＩ〜ＴＣ４により各アクセス要求信号に対する優先順
位を制御する。アクセス要求信号に対する優先順位は、
ＴＣＩ〜ＴＣ４がどれも有意レベルでない場合は、アン
ドゲート５−１．５−２゜５−３．５−４により予め設
定されたＲＥＱ １ ＞ＲＥＱ２＞ＲＥＱ３＞ＲＥＱ４
の順に制御される。ＴＣＩ〜ＴＣ４のどれかが有意レベ
ルの時は、例えば、カウンタ１ｂがタイムアツプしＴｅ
３が存意レベルになると、Ｔｅ３はアンドゲート５−５
．オアゲート５−９を通り５ＥＬ２が有意レベルになり
ＲＥＱ２の優先順位がＲＥＱｌより高くなるという具合
に、存意レベルになった信号に対応するアクセス要求信
号の優先順位が最も高くなる。また、ＴＣＩ〜ＴＣ４の
全てが有意レベルになった場合、優先順位は、アンドゲ
ート５−５．５−６．５−７によりＲＥＱＩ ＞ＲＥＱ
２＞ＲＥＱ３＞ＲＥＱ４の順になる。フリップフロップ
４ａ〜４ｄは優先順位■制御回路の出力信号をＳＥＬＴ
ＭＧ８のタイミングでラッチし、アクセス要求信号ＲＥ
Ｑ １〜ＲＥＱ４のそれぞれに対応するアクセス許可信
号５ＥＬＬ 〜５ＥＬ４ ９ ａ〜９ ｄを出力する。
ミナルカウントをラッチする。ラッチされた信号ＴＣ１
〜ＴＣ４３ａ〜３ ｄは、優先順位制御回路５に入力さ
れる。優先順位制御回路５では、データ制御装置からの
アクセス要求信号ＲＥＱ１〜ＲＥＱ４とラッチの出力Ｔ
ＣＩ〜ＴＣ４により各アクセス要求信号に対する優先順
位を制御する。アクセス要求信号に対する優先順位は、
ＴＣＩ〜ＴＣ４がどれも有意レベルでない場合は、アン
ドゲート５−１．５−２゜５−３．５−４により予め設
定されたＲＥＱ １ ＞ＲＥＱ２＞ＲＥＱ３＞ＲＥＱ４
の順に制御される。ＴＣＩ〜ＴＣ４のどれかが有意レベ
ルの時は、例えば、カウンタ１ｂがタイムアツプしＴｅ
３が存意レベルになると、Ｔｅ３はアンドゲート５−５
．オアゲート５−９を通り５ＥＬ２が有意レベルになり
ＲＥＱ２の優先順位がＲＥＱｌより高くなるという具合
に、存意レベルになった信号に対応するアクセス要求信
号の優先順位が最も高くなる。また、ＴＣＩ〜ＴＣ４の
全てが有意レベルになった場合、優先順位は、アンドゲ
ート５−５．５−６．５−７によりＲＥＱＩ ＞ＲＥＱ
２＞ＲＥＱ３＞ＲＥＱ４の順になる。フリップフロップ
４ａ〜４ｄは優先順位■制御回路の出力信号をＳＥＬＴ
ＭＧ８のタイミングでラッチし、アクセス要求信号ＲＥ
Ｑ １〜ＲＥＱ４のそれぞれに対応するアクセス許可信
号５ＥＬＬ 〜５ＥＬ４ ９ ａ〜９ ｄを出力する。
第２図は、第１図に示すアクセス許可制御装置の動作を
タイミングチャートで示したものである。図において、
タイミングＴ１ではＲＥＱｌとＲＥＱ４が有意レベルに
なっており、ＴＣＩ〜ＴＣ４は有意レベルになっていな
いので、上述の優先順位制御に従い、次のＳＥＬＴＭＧ
の立ち上がりで５ＥＬＩが有意レベルになる。タイミン
グＴ２ではＲＥＱ２とＲＥＱ４が有意レベルになってお
り、ＴＣ１〜ＴＣ４は有意レベルになっていないので、
同様に、５ＥＬ２が有意レベルになる。タイミングＴ３
では、ＲＥＱＩ、ＲＥＱ３とＲＥＱ４が有意レベルにな
っているが、Ｔｅ３が存意レベルになっているので、こ
こではＲＥＱ４の優先順位が最も高くなり、次のＳＥＬ
ＴＭＧのタイミングで、ＳＥ’Ｌ４が有意レベルになる
。タイミングＴ４ではＲＥＱｌとＲＥＱ３が有意レベル
になっており、ＴＣＩ〜ＴＣ４は有意レベルになってい
ないので、ＤＳＥＬＩが存意レベルになる。
タイミングチャートで示したものである。図において、
タイミングＴ１ではＲＥＱｌとＲＥＱ４が有意レベルに
なっており、ＴＣＩ〜ＴＣ４は有意レベルになっていな
いので、上述の優先順位制御に従い、次のＳＥＬＴＭＧ
の立ち上がりで５ＥＬＩが有意レベルになる。タイミン
グＴ２ではＲＥＱ２とＲＥＱ４が有意レベルになってお
り、ＴＣ１〜ＴＣ４は有意レベルになっていないので、
同様に、５ＥＬ２が有意レベルになる。タイミングＴ３
では、ＲＥＱＩ、ＲＥＱ３とＲＥＱ４が有意レベルにな
っているが、Ｔｅ３が存意レベルになっているので、こ
こではＲＥＱ４の優先順位が最も高くなり、次のＳＥＬ
ＴＭＧのタイミングで、ＳＥ’Ｌ４が有意レベルになる
。タイミングＴ４ではＲＥＱｌとＲＥＱ３が有意レベル
になっており、ＴＣＩ〜ＴＣ４は有意レベルになってい
ないので、ＤＳＥＬＩが存意レベルになる。
〔発明か解決しようとする課′Ｊｆ１）以上のように、
この発明によれば、各データ制御装置からの主記憶装置
に対するアクセス要求発生から当該アクセス要求が受け
付けられるまでの待ち時間を積算し監視する積算手段を
各データ制御装置にそれぞれ対応させて設け、各データ
制御装置の待ち時間の状態によってアクセス許可の優先
順位を動的に変更することのできる優先順位制御手段を
持つことにより、それぞれのアクセス要求か一定時間以
上待たされることがないようにアクセス許可を制御する
ことができるようになるため、優先順位の低いデータ制
御装置のアクセス要求が受け付けられないため発生する
タイムアウトエラーを回避することができ、Ｌ記タイム
アウトエラーによる装置全体の性能低下を防ぐ効果があ
る。
この発明によれば、各データ制御装置からの主記憶装置
に対するアクセス要求発生から当該アクセス要求が受け
付けられるまでの待ち時間を積算し監視する積算手段を
各データ制御装置にそれぞれ対応させて設け、各データ
制御装置の待ち時間の状態によってアクセス許可の優先
順位を動的に変更することのできる優先順位制御手段を
持つことにより、それぞれのアクセス要求か一定時間以
上待たされることがないようにアクセス許可を制御する
ことができるようになるため、優先順位の低いデータ制
御装置のアクセス要求が受け付けられないため発生する
タイムアウトエラーを回避することができ、Ｌ記タイム
アウトエラーによる装置全体の性能低下を防ぐ効果があ
る。
第１図はこの発明の一実施例のアクセス許可制御装置の
ブロック図、第２図は同実施例の動作を示すタイミング
チャート、第３図はデータ処理装置のブロック図、第４
図は従来例のアクセス許可制御装置のブロック図、第５
図は同従来例の動作を示すタイミングチャートである。 図において、１８〜１ｄはカンウタ（ＨＩ算千手段、５
は優先順位制御回路（優先順位制御手段）、６ａ〜６ｄ
はアクセス要求、ｌＯは主記憶装置、１２ａ〜１２ｄは
データ制御装置である。 なお、 同 符号は同一、 又は相当部分を示す。
ブロック図、第２図は同実施例の動作を示すタイミング
チャート、第３図はデータ処理装置のブロック図、第４
図は従来例のアクセス許可制御装置のブロック図、第５
図は同従来例の動作を示すタイミングチャートである。 図において、１８〜１ｄはカンウタ（ＨＩ算千手段、５
は優先順位制御回路（優先順位制御手段）、６ａ〜６ｄ
はアクセス要求、ｌＯは主記憶装置、１２ａ〜１２ｄは
データ制御装置である。 なお、 同 符号は同一、 又は相当部分を示す。
Claims (1)
- （１）つぎのａ、ｂの手段を備えることを特徴とするア
クセス許可制御装置。 ａ、複数のデータ制御装置に夫々対応して設けられてい
て、各データ制御装置からの主記憶装置に対するアクセ
ス要求発生から当該アクセス要求が受け付けられるまで
の待ち時間を積算する積算手段。 ｂ、前記アクセス要求に対し常時は予め設定された優先
順位でアクセス許可を与え、前記積算手段の待ち時間が
予め設定された時間を超えたとき、その積算手段にかか
るアクセス要求の優先順位を高くなるように動的に変更
する優先順位制御手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21021488A JPH0258149A (ja) | 1988-08-24 | 1988-08-24 | アクセス許可制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21021488A JPH0258149A (ja) | 1988-08-24 | 1988-08-24 | アクセス許可制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258149A true JPH0258149A (ja) | 1990-02-27 |
Family
ID=16585678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21021488A Pending JPH0258149A (ja) | 1988-08-24 | 1988-08-24 | アクセス許可制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258149A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177446A (ja) * | 1990-11-08 | 1992-06-24 | Okuma Mach Works Ltd | バス調停装置 |
| JPH04245742A (ja) * | 1990-08-23 | 1992-09-02 | American Teleph & Telegr Co <Att> | パケットデータトラヒックの伝送方法及び装置 |
| JP2009539159A (ja) * | 2006-06-01 | 2009-11-12 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | アービタ診断装置及び方法 |
-
1988
- 1988-08-24 JP JP21021488A patent/JPH0258149A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04245742A (ja) * | 1990-08-23 | 1992-09-02 | American Teleph & Telegr Co <Att> | パケットデータトラヒックの伝送方法及び装置 |
| JPH04177446A (ja) * | 1990-11-08 | 1992-06-24 | Okuma Mach Works Ltd | バス調停装置 |
| JP2009539159A (ja) * | 2006-06-01 | 2009-11-12 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | アービタ診断装置及び方法 |
| US8468283B2 (en) | 2006-06-01 | 2013-06-18 | Telefonaktiebolaget Lm Ericsson (Publ) | Arbiter diagnostic apparatus and method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100367260C (zh) | 在检测到的静态循环中对总线信号终端进行补偿的装置和方法 | |
| US6460107B1 (en) | Integrated real-time performance monitoring facility | |
| US5729702A (en) | Multi-level round robin arbitration system | |
| US5274785A (en) | Round robin arbiter circuit apparatus | |
| US7450606B2 (en) | Bit slice arbiter | |
| US4604685A (en) | Two stage selection based on time of arrival and predetermined priority in a bus priority resolver | |
| US5148112A (en) | Efficient arbiter | |
| EP1029284B1 (en) | Shared memory access controller | |
| JPH0258149A (ja) | アクセス許可制御装置 | |
| US3576542A (en) | Priority circuit | |
| US5548797A (en) | Digital clock pulse positioning circuit for delaying a signal input by a fist time duration and a second time duration to provide a positioned clock signal | |
| US4894769A (en) | Increased bandwith for multi-processor access of a common resource | |
| KR100358180B1 (ko) | 다단접속형 셀 버스 조정장치 및 방법 | |
| JP2000276437A (ja) | Ｄｍａ制御装置 | |
| KR950008228B1 (ko) | 컴퓨터 시스템 | |
| KR19990006428A (ko) | 인터럽트를 서비스하기 위한 방법 및 장치 | |
| JPH10334042A (ja) | バス調停制御装置及びバス調停制御方法並びにバス調停制御プログラムを記録した記録媒体 | |
| JPS5933524A (ja) | 過負荷制御方式 | |
| JPS5936865A (ja) | 優先権制御方式 | |
| JP2837698B2 (ja) | ダイレクト・メモリ・アクセス制御装置 | |
| KR950012319B1 (ko) | 카운터를 이용한 프로세서간 통신용 타이밍 제한회로 | |
| JP5494925B2 (ja) | 半導体集積回路、情報処理装置およびプロセッサ性能保証方法 | |
| JPH06259376A (ja) | データ転送装置 | |
| JPH1027156A (ja) | バスアービタ制御装置 | |
| JP2714163B2 (ja) | バス制御方式 |