JPH0257732B2 - - Google Patents
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- JPH0257732B2 JPH0257732B2 JP59208071A JP20807184A JPH0257732B2 JP H0257732 B2 JPH0257732 B2 JP H0257732B2 JP 59208071 A JP59208071 A JP 59208071A JP 20807184 A JP20807184 A JP 20807184A JP H0257732 B2 JPH0257732 B2 JP H0257732B2
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- flop
- flip
- type flip
- flops
- counter
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- Expired
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- 238000010586 diagram Methods 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Description
〔発明の利用分野〕
本発明は、フリツプフロツプのうちでも特に同
期式カウンタを構成する単位としてのフリツプフ
ロツプに関するものである。
〔発明の背景〕
これまで論理回路は一般に市販されているデイ
ジタルICを用い構成されているのが実状である。
しかしながら、最近、これまでのデイジタルIC
を用いた論理回路をマスタスライスLSI化する傾
向が多くなつている。マスタスライスLSI化する
場合、LSI内部の基本ルを用い最適な論理規模に
することや、LSIに対して不良検出率のテストデ
ータが容易に作成可能な論理構成とすることが論
理回路を設計するうえで重要となつている。
ところで、論理回路としてのカウンタは例えば
「日立TTL集積回路データブツク」（1978年版）
のP533にも示されているように、Ｊ−Ｋフリツ
プフロツプを用い構成されるのが一般的である。
しかしながら、Ｊ−Ｋフリツプフロツプは構成ゲ
ート数が多いという不具合がある。例えばプリセ
ツトおよびリセツト付のものでは２入力NAND
ゲート換算で12ゲート要するものとなつている。
また、Ｊ−Ｋフリツプフロツプをカスケード接続
することによつてカウンタを構成する場合、確実
な動作を保証するためにはＪ−Ｋフリツプフロツ
プをマスタスレーブ型に変換する必要がある。
第１０図は同期式16進カウンタを示したもので
ある。図示の如く単位としてのＪ−Ｋマスタスレ
ーブ型フリツプフロツプ１はＪ−Ｋフリツプフロ
ツプ１００が２個カスケード接続されたものとし
てなり、クロツクCK１，CK２でそれぞれマスタ
動作、スレーブ動作が実行されるものとなつてい
る。しかしながら、このようにしてカウンタを構
成する場合には論理規模が従うに増大しマスタス
ライスLSIに取り込む場合の弊害となる。更にこ
れまでのＪ−Ｋフリツプフロツプを用いたカウン
タでは、不良検出大のテストデータを作成するの
に多くの作業過程を要するが、あるいは計算機を
長時間に亘つて使用しなければならないという不
具合がある。なお、第１０図においてアンドゲー
ト１０１〜１０３は前段Ｊ−Ｋマスタスレーブ型
フリツプフロツプが全てセツト状態にある場合に
その後段のＪ−Ｋマスタスレーブ型フリツプフロ
ツプを反転可能状態におくためのものであり、ア
ンドゲート１０４はキヤリー出力CRYを得るた
めのものである。また、RESETはリセツト信号
を、DINは入力信号（カウントイネーブル信号）
を示す。
〔発明の目的〕
よつて本発明の目的は、カスケード接続された
２つのＪ−Ｋフリツプフロツプよりなるマスタス
レーブ型フリツプフロツプに比して論理規模が小
さく、しかもカウンタとして構成された場合に容
易に不良検出率大のテストデータが作成可能なフ
リツプフロツプを供するにある。
〔発明の概要〕
この目的のため本発明は、第１、第２のＤ型フ
リツプフロツプをカスケード接続し、第２のＤ型
フリツプフロツプの出力と前段出力あるいは入力
信号とを排他的論理和したうえ第１のＤ型フリツ
プフロツプへの入力となしたものである。この場
合Ｄ型フリツプフロツプとしてはエツジトリガ型
のものも使用可であるが、レベルタイプのものが
望ましいものとなつている。これは、レベルタイ
プのものは、プリセツトおよびリセツト付で２入
力NANDゲート換算で６ゲートと論理規模が小
さくて済まされるからである。
〔発明の実施例〕
以下、本発明を第１図から第９図により説明す
る。
先ず本発明によるフリツプフロツプについて説
明する。第１図はその基本的な態様での構成を２
進バイナリカウンタとして示したものである。図
示の如くクロツクCK１でＤ入力信号を保持する
第１のＤ型フリツプフロツプ１２と、クロツク
CK２でＤ入力信号を保持する第２のＤ型フリツ
プフロツプ１３とをカスケード接続したうえＤ型
フリツプフロツプ１３の出力（バイナリカウンタ
１０出力DOUTQ2と入力信号あるいは前段出力DIN
とを排他的論理和ゲート１１で排他的論理和し、
この排他的論理和出力をＤ型フリツプフロツプ１
２のＤ入力信号となしたものである。
ここで構成要素としての排他的論理和ゲート１
１の動作について説明すれば、第３図、表１に示
す如くである。
[Field of Application of the Invention] The present invention relates to a flip-flop as a unit constituting a synchronous counter, among flip-flops. [Background of the Invention] Until now, logic circuits have generally been constructed using commercially available digital ICs.
However, recently, digital ICs
There is a growing trend to convert logic circuits using master slice LSIs into master slice LSIs. When creating a master slice LSI, the logic circuit must be designed to have an optimal logical scale using the basic rules inside the LSI, and to have a logical configuration that allows easy creation of test data for defect detection rate for the LSI. It is becoming important in the world. By the way, the counter as a logic circuit is described in the "Hitachi TTL Integrated Circuit Data Book" (1978 edition), for example.
As shown in page 533, it is generally constructed using a JK flip-flop.
However, the JK flip-flop has a problem in that it has a large number of gates. For example, a 2-input NAND with preset and reset
In terms of gates, it requires 12 gates.
Further, when a counter is constructed by cascading JK flip-flops, it is necessary to convert the JK flip-flops to a master-slave type in order to ensure reliable operation. FIG. 10 shows a synchronous hexadecimal counter. As shown in the figure, the J-K master-slave type flip-flop 1 as a unit consists of two J-K flip-flops 100 connected in cascade, and the master operation and slave operation are executed by the clocks CK1 and CK2, respectively. There is. However, when configuring a counter in this way, the logical scale increases accordingly, which becomes a problem when incorporating it into a master slice LSI. Furthermore, conventional counters using J-K flip-flops require a lot of work to create test data large enough to detect defects, or require the use of a computer for a long time. . In FIG. 10, AND gates 101 to 103 are for placing the JK master-slave flip-flops in the subsequent stage in an invertible state when all the JK master-slave flip-flops in the previous stage are in the set state. AND gate 104 is for obtaining a carry output CRY. Also, RESET is the reset signal, and D IN is the input signal (count enable signal).
shows. [Object of the Invention] Therefore, it is an object of the present invention to have a logic scale smaller than that of a master-slave type flip-flop consisting of two cascade-connected JK flip-flops, and to easily detect failures when configured as a counter. The purpose of the present invention is to provide a flip-flop that can generate a large amount of test data. [Summary of the Invention] For this purpose, the present invention connects first and second D-type flip-flops in cascade, performs exclusive OR of the output of the second D-type flip-flop and the previous stage output or input signal, and then This is used as an input to a D-type flip-flop. In this case, an edge trigger type flip-flop can be used as the D flip-flop, but a level type flip-flop is preferred. This is because the level type has a preset and reset function and has a small logic scale of 6 gates in terms of 2-input NAND gates. [Embodiments of the Invention] The present invention will be explained below with reference to FIGS. 1 to 9. First, the flip-flop according to the present invention will be explained. Figure 1 shows the configuration in its basic form.
It is shown as a hexadecimal binary counter. As shown in the figure, there is a first D-type flip-flop 12 that holds the D input signal with clock CK1, and
CK2 is connected in cascade to the second D-type flip-flop 13 that holds the D-input signal, and the output of the D-type flip-flop 13 (binary counter 10 output D OUT Q 2 and input signal or previous stage output D IN
Exclusive OR with exclusive OR gate 11,
This exclusive OR output is transferred to the D-type flip-flop 1.
This is the D input signal of No.2. Here, exclusive OR gate 1 as a component
The operation of No. 1 will be explained as shown in FIG. 3 and Table 1.
【表】
真理値表としての表１より入力Ａ，Ｂがともに
同一論理レベルである場合に出力Ｘはいわゆるロ
ーレベルＬに、異なる論理レベルである場合には
出力ＸはいわゆるハイレベルＨになることが判
る。
一方、構成要素としてのＤ型フリツプフロツプ
１２，１３の動作は第４図、表２に示すようであ
る。[Table] From Table 1 as a truth table, when inputs A and B are both at the same logic level, the output X becomes the so-called low level L, and when they are at different logic levels, the output X becomes the so-called high level H. I understand that. On the other hand, the operations of the D-type flip-flops 12 and 13 as constituent elements are shown in FIG. 4 and Table 2.
以上説明したように本発明によるフリツプフロ
ツプは、Ｄ型フリツプフロツプ２個と排他的論理
和素子１個とから基本的には構成されるものであ
るから、Ｊ−Ｋフリツプフロツプ２個よりなるマ
スタスレーブ型フリツプフロツプに比し論理規模
が小さく、しかもカウンタとして構成された場合
には容易に不良検出率大のテストデータを作成し
得るという効果がある。
As explained above, the flip-flop according to the present invention basically consists of two D-type flip-flops and one exclusive OR element. The logic scale is smaller than that of the counter, and when configured as a counter, test data with a high defect detection rate can be easily created.
第１図は、基本的な態様での本発明によるフリ
ツプフロツプの構成を示す図、第２図は、その一
例での動作タイミングを示す図、第３図は、排他
的論理和ゲートの動作を説明するための図、第４
図、第５図は、Ｄ型フリツプフロツプの動作を説
明するための図とその一例での動作タイミングを
示す図、第６図、第７図は、本発明によるフリツ
プフロツプを使用した同期式16進カウンタの一例
での構成とその動作タイミングを示す図、第８
図、第９図は、同じく本発明によるフリツプフロ
ツプを使用した同期式10進カウンタの一例での構
成とその動作タイミングを示す図、第１０図は、
Ｊ−Ｋフリツプフロツプ使用同期式16進カウンタ
の構成を示す図である。
１１……排他的論理和ゲート、１２，１３……
Ｄ型フリツプフロツプ。
FIG. 1 is a diagram showing the configuration of a flip-flop according to the present invention in its basic form, FIG. 2 is a diagram showing the operation timing in an example thereof, and FIG. 3 is a diagram explaining the operation of an exclusive OR gate. Figure 4 for
5 are diagrams for explaining the operation of a D-type flip-flop and diagrams showing the operation timing in one example, and FIGS. 6 and 7 are diagrams for explaining the operation of a D-type flip-flop, and FIG. A diagram showing an example of the configuration and its operation timing, No. 8
9 is a diagram showing the configuration and operation timing of an example of a synchronous decimal counter using a flip-flop according to the present invention, and FIG.
FIG. 3 is a diagram showing the configuration of a synchronous hexadecimal counter using a JK flip-flop. 11...Exclusive OR gate, 12, 13...
D-type flip-flop.
Claims (1)
リツプフロツプと、該クロツク信号とはオーバラ
ツプしない第２のクロツク信号で動作する第２の
Ｄ型フリツプフロツプとをカスケード接続し、入
力信号と該第２のＤ型フリツプフロツプのセツト
出力とを排他的論理和手段を介し上記第１のＤ型
フリツプフロツプのデータ入力とする構成を特徴
とするフリツプフロツプ。 ２ 第１、第２のＤ型フリツプフロツプはレベル
タイプのものとされる特許請求の範囲第１項記載
のフリツプフロツプ。[Scope of Claims] 1 A first D-type flip-flop that operates with a first clock signal and a second D-type flip-flop that operates with a second clock signal that does not overlap with the clock signal are connected in cascade, A flip-flop characterized in that the input signal and the set output of the second D-type flip-flop are input as data to the first D-type flip-flop via exclusive OR means. 2. The flip-flop according to claim 1, wherein the first and second D-type flip-flops are of a level type.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208071A JPS6187426A (en) | 1984-10-05 | 1984-10-05 | Flip-flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208071A JPS6187426A (en) | 1984-10-05 | 1984-10-05 | Flip-flop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6187426A JPS6187426A (en) | 1986-05-02 |
| JPH0257732B2 true JPH0257732B2 (en) | 1990-12-05 |
Family
ID=16550161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208071A Granted JPS6187426A (en) | 1984-10-05 | 1984-10-05 | Flip-flop |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187426A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437118A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Up/down counter circuit |
-
1984
- 1984-10-05 JP JP59208071A patent/JPS6187426A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6187426A (en) | 1986-05-02 |
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