JPH025570A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH025570A JPH025570A JP63157323A JP15732388A JPH025570A JP H025570 A JPH025570 A JP H025570A JP 63157323 A JP63157323 A JP 63157323A JP 15732388 A JP15732388 A JP 15732388A JP H025570 A JPH025570 A JP H025570A
- Authority
- JP
- Japan
- Prior art keywords
- line
- wired
- power
- transistor
- electrostatic protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、CMOSLSIのレイアウトに関し、特に電
源間の静電保護用トランジスタのレイアウトに関する。
源間の静電保護用トランジスタのレイアウトに関する。
従来、この種のレイアウトは、第2図に示すにうに■□
ライン101とvssライン102の間に静電保護用ト
ランジスタ103を配置するためにVDDライン、VS
Sラインを引き込みその部分にトランジスタを置いてい
た。
ライン101とvssライン102の間に静電保護用ト
ランジスタ103を配置するためにVDDライン、VS
Sラインを引き込みその部分にトランジスタを置いてい
た。
静電保護用トランジスタは大きなゲート長を必要とする
ため、(数百μm以上)1/イアウド」二大ぎな部分を
占めている。
ため、(数百μm以上)1/イアウド」二大ぎな部分を
占めている。
〔発明が解決しようとする課題]
上述した従来の電源間の静電保護用トランジスタのレイ
アウトは、大きなゲート長(数百μm以上)をとるため
に大きなスペースを必要としているので、チップサイズ
の縮小を妨げるという欠点がある。
アウトは、大きなゲート長(数百μm以上)をとるため
に大きなスペースを必要としているので、チップサイズ
の縮小を妨げるという欠点がある。
本発明の静電保護用トランジスタのレイアウトは、チッ
プ内電源を供給するために配線されているV、ラインと
、同じく電源を供給するために配線されているVs8ラ
インと前記vDl)ラインとv3゜ラインが並行して配
線されている部分に静電保護用トランジスタを有してい
る。
プ内電源を供給するために配線されているV、ラインと
、同じく電源を供給するために配線されているVs8ラ
インと前記vDl)ラインとv3゜ラインが並行して配
線されている部分に静電保護用トランジスタを有してい
る。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の上面図である。
VDDライン1は、Au配線であり、LSI各部に電源
を供給している。■おライン2は、An配線であり、前
記VDDライン1と共にLSI各部に電源を供給してい
る。静電保護用トランジスタ3は前記vI)Dライン1
とVSSライン2がレイアウト上並行に配線されている
部分に配置されており、面積の大部分をVDt+ライン
1とvllsライン2と共有するため、チップサイズの
縮小に大きく貢献する。
を供給している。■おライン2は、An配線であり、前
記VDDライン1と共にLSI各部に電源を供給してい
る。静電保護用トランジスタ3は前記vI)Dライン1
とVSSライン2がレイアウト上並行に配線されている
部分に配置されており、面積の大部分をVDt+ライン
1とvllsライン2と共有するため、チップサイズの
縮小に大きく貢献する。
以上説明したように本発明は、CMOSLSIの電源間
の静電保護用トランジスタのレイアウトにおいて、LS
Iに電源を供給する為に既に配線されているvDDライ
ンとVSSラインの下に静電保護用トランジスタを配置
することによりチップサイズの縮小を行う事ができると
いう効果がある。
の静電保護用トランジスタのレイアウトにおいて、LS
Iに電源を供給する為に既に配線されているvDDライ
ンとVSSラインの下に静電保護用トランジスタを配置
することによりチップサイズの縮小を行う事ができると
いう効果がある。
第1図は本発明の一実施例の上面図、第2図は従来のレ
イアウトの上面図である。 1・・・・・・VDI)ライン、2・・・・・・V33
ライン、3・・・・・・静電保護用トランジスタ、10
1・・・・・・v、Dライン、102・・・・・・VS
Sライン、103・・・・・・静電保護用トランジスタ
。 代理人 弁理士 内 原 晋 ギ 2 父
イアウトの上面図である。 1・・・・・・VDI)ライン、2・・・・・・V33
ライン、3・・・・・・静電保護用トランジスタ、10
1・・・・・・v、Dライン、102・・・・・・VS
Sライン、103・・・・・・静電保護用トランジスタ
。 代理人 弁理士 内 原 晋 ギ 2 父
Claims (1)
- CMOSLSIの電源間の静電保護用トランジスタのレ
イアウトにおいて、チップ内に電源を供給するために配
線されている第1の電源ラインと、同じく電源を供給す
るために配線されている第2の電源ラインと、静電保護
用のトランジスタを有し、前記第1の電源ラインと第2
の電源ラインがレイアウト上で並行に配線されている部
分に静電保護用トランジスタを配置することにより、チ
ップサイズの縮小を行うことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63157323A JPH025570A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63157323A JPH025570A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH025570A true JPH025570A (ja) | 1990-01-10 |
Family
ID=15647184
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63157323A Pending JPH025570A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH025570A (ja) |
-
1988
- 1988-06-24 JP JP63157323A patent/JPH025570A/ja active Pending
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