JPH0255423A

JPH0255423A - Ａｄ変換器

Info

Publication number: JPH0255423A
Application number: JP63206759A
Authority: JP
Inventors: Shiro Obara; 小原　史朗
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-08-20
Filing date: 1988-08-20
Publication date: 1990-02-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野従来の技術　　　　　　　　　（第７〜１０図）発明が
解決しようとする課題課題を解決するための手段作用実施例基本原理本発明の一実施例　　　　　（第４〜６図）発明の効果〔概要〕ジョセフソン素子を用いたＡＤ変換器に関し、ｂｆｔ数
を減らすことなく、ジョセフソン・アナログ・ディジタ
ル変換器本来の高速性を生がして高分解能・高変換速度
を可能にしたＡＤ変換器を提供することを目的とし、２つの超伝導体電極が絶縁体を介して接合されたジョセ
フソン接合を有し、ジョセフソン接合の超伝導状態と有
電圧状態に基づいてアナログ信号をディジタル信号に変
換するとともに、アナログからディジタルに変換される
ときの変換速度を外部から入力されるバイアス電流の周
波数により決定するｎ個のＡＤ変換ユニットを備え、ｎ
個のＡＤ変換ユニットには全て同一のアナログ信号を供
給し、各ＡＤ変換ユニットには隣り合うＡＤ変換ユニッ
トのバイアス電流の位相よりも周′Ｍ／ｎだけずれた位
相を有するバイアス電流を供給するようにしたことを特
徴とする。

〔産業上の利用分野〕

本発明は、ＡＤ変換器に係り、詳しくは、高分解能およ
び高Ａ／Ｄ変換速度を可能にしたジョセフソン・アナロ
グ・ディジタル変換器に関する。

超伝導集積回路の回路技術は、ジョセフソン接合の超伝
導状態から有電圧状態へのスイッチング現象を利用する
。スイッチング時間は接合容量への充電時間で決まり、
数ｐｓの超高速である。ジョセフソン接合の特徴を活か
した代表的なアナログ回路としては、ザンブリング回路
やアナログ・ディジタル変換回路がある。これらはジョ
セフソン接合の超高速スイッチングを利用するもので、
立上り時間数ｐｓの超高速信号の波形観測や波形処理が
可能となる。これらのアナログ回路は、ジョセフソン論
理回路の動作波形観測やジョセフソン信号の伝搬特性測
定になくてはならない技術になりつつある。

ジョセフソン・アナログ・ディジタル変換器（以下、適
宜Ｊ　Ｊ　Ａ　Ｄ　Ｃ：　Ｊｏｓｅｐｈｓｏｎ　ａｎａ
ｌｏｇ−ｔ。

ｄｉｇｉｔａｌ　ｃｏｎｖｅｒｔｅｒと呼ぶ）は変換変
度が非常に速く、かつ、少ない素子数で構成することが
でき、超高速・微小信号を検出できる特徴をもっている
。

回路動作としてはＩＣＩＩｚ以上の超高速動作が可能で
ある。例えば、そのようなＪＪＡＤＣとしては文献１に
示すもの等がある。

１　）　ＺＡＰＰＥ、　Ｈ，Ｈ，：　”旧ｔｒａｓｅｎ
ｓｉｔｉｖｅ　ａｎａｌｏｇ−ｔ。

ｄｉｇｉｔａｌ　ｃｏｎｖｅｒｔｅｒ　ｕｓｉｎｇ　Ｊ
ｏｓｅｐｈｓｏｎ　ｊｕｎｃｔｉ。

ｎｓ　　、ＩＢＭ　Ｔｅｃｈ、Ｄｉｓｃ、Ｂｕｌｌ、＋
　　１９７５＋１７＋　　ｐ、３０５３〔従来の技術〕従来この種のＪＪＡＤＣとしては、例えば第７〜９図に
示すようなものがある。第７．８図は超伝導量子干渉素
子（以下、Ｓ　Ｑ　Ｕ　Ｉ　Ｄ　：　Ｓｕｐｅｒｃｏｎ
ｄｕｃｔｉｎｇ　Ｑｕａｎｔｕｍ　Ｉｎｔｅｒｆｅｒｅ
ｎｃｅ　Ｄｅｖｉｃｅと呼ぶ）のしきい値特性の周期性
を利用してアナログ信号を２進数データ（ディジタルコ
ード）に変換するＡＤ変換器を示す図であり、第９図は
そのしきい値特性を示している。第７図において、１は
２接合量子（ＤＣ５ＱＵＩＤ）形ゲートからなるＡＤ変
換器であり、ＡＤ変換器１は２つのジョセフソン接合Ｊ
、、Ｊ２と、２つのインダクタンスＬ１、Ｒ２とをルー
プ２内に含み、制御線３とループ２とを結合させること
により構成される。Ｒ１、Ｒ２は抵抗である。いま、ル
ープ２には抵抗Ｒ。

を介してバイアス信号１．が印加され、制御線３にはア
ナログ信号ＩＡが与えられているものとすれば、バイア
電流はジョセフソン接合Ｊ、側とＪ２側とに分かれて流
れることになる。ここで、Ｌ＋＝Ｌｚ、ＩＣＩ＝ＩＣ２
とし、左右対称な５ＱＵＩＤであるとすれば、しきい値
特性は第９図（ａ）実線に示すように左右対称な曲線と
なり、内部に取り込んでいる磁束量子数Ｎ　（Ｎ＝０．
１．２・・・・・・　但し、Ｎ＝０は磁束量子数を含ま
ない状態）に対応する周期構造を持つ。

第７図に示したＡＤ変換器１はリファレンス電流を必要
としないものの例であるが、ＪＪＡＤＣ内の比較器の比
較用電流としてリファレンス電流を用いるものもある。

第８図はこのリファレンス電流を必要とする３ピツ）Ａ
Ｄ変換器１１の構成図であり、第７図に示すものと同一
構成部分には同一番号を付している。３ビツトＡ　Ｄ　
ｉｆｉ器１１は３つのＡＤ変換回路１２〜１４からなり
、ＡＤ変換回路１２〜１４のそれぞれ１つが単体で１ｂ
ｉｔのＡＤ変換器を構成している。ＡＤ変換回路１２〜
１４からはそれぞれＤＩ　、ＤＺ　、Ｄ３　　（ＤＩが
最下位ビット）のディジタル出力が取り出される。ＡＤ
変換回路１２〜１４は制御入力電流として入力されるア
ナログ電流ＩＡＩ〜ＩＡ３やリファレンス電流ＴＲＩ〜
ＩＲ３が異なっている他は同一構成であるため、ＡＤ変
換回路１２を代表として例に採り説明する。ＡＤ変換回
路１２は２つのジョセフソン接合１５．１６および２つ
のインダクタンス１７．１８をループ１９に含む比較器
２０と、２つのジョセフソン接合２１．２２および２つ
のインダクタンス２３．２４をループ２５に含むＡＤ変
換ゲート２６と、抵抗２７．２８．２９と、により構成
され、比較器２０には比較用電流として直流のリファレ
ンス電流ＩＲＩが、ＡＤ変換ゲート２６にはアナログ電
流ＩＡ／２がそれぞれ印加されている。また、抵抗２９
の抵抗値をＲとすると、抵抗２８の抵抗値は２Ｒに設定
されており、ＡＤ変換回路１３．１４にも同様の抵抗値
を持つものが接続されている。

したがって、３ビツトＡＤ変換器１１へ入力されるアナ
ログ電流を■いとすると、ＡＤ変換回路１２への入力電
流値はＩＡ／２、ＡＤ変換回路１３．１４へ＼の入力電
流値はそれぞれ■Ａ／２２　　■Ａ／２３となり、ＡＤ
変換回路１２．１３．１４への入力電流値は１／２．１
／４．１／８に逓減されることになる。このため、第９
図（ａ）〜（Ｃ）に示すようにＡＤ変換回路１３．１４
のしきい値特性周期はＡＤ変換回路１２の２倍、４倍に
設定されることになる。

以上の構成において、ＡＤ変換回路１２〜１４の各ＡＤ
変換ゲートにバイアス電流を与えればゲート電圧発生の
有無によりアナログ信号振幅値がＤＤ２、Ｄ３の３ビツ
トのディジタルコードに変換される。例えば、第９図に
示すように、アナログ信号を８つのレベルのディジタル
量に交換することができる。ディジタルコードのＤＩ、
Ｄ２、Ｄ３はバイアス電流がＩｇになった時の５ＱＵＩ
Ｄの出力に対応させる。つまり、電圧状態になった時に
１、ならない時に０とする。しきい値特性からアナログ
信号の振幅とディジタル出力の関係は次表のようになる
ことがわかる。

（本頁、以下余白）表かられかるように、３ビツトのダレイコードに交換さ
れている。

〔発明が解決しようとする課題〕

しかしながら、このような従来のジョセフソン・アナロ
グ・ディジタル変換器にあっては、予測される変換速度
は十数Ｃ，ＳＰＳ　（ギガ−サンプル・パー・セカンド
）と非常に高速であるものの、このような高速の変換速
度を得るには、変換後のディジタル信号のｂｉｔ数を小
さくしなければならないという問題があった。

すなわち、従来のＪＪＡＤＣは、１つのバイアス電流■
８が供給されるとともに、バイアス電流■８の周波数が
ＡＤ変換周波数となっており、ＡＤ変換周波数を上げる
ために、バイアス電流の周波数を上げていくと、高周波
になるに従って第１０図破線部に示すようにしきい値特
性が落ち込み、しきい値特性の周期性が乱れる。この乱
れ（静特性からのずれ）があるために、ビット数を多く
することができない（ビット数を多くすると、少しの乱
れに対しても誤差が生し易くなり精度が低下する）。

このように、高速の変換速度を得ようとすると、しきい
値特性が静特性とは異なってくるために高い分解能を、
高変換速度時まで保つことは困難であった。

そこで本発明は、ｂｉｔ数を減らすことなく、ＪＪＡＤ
Ｃ本来の高速性を活かして高分解能・高変換速度を可能
にしたＡＤ変換器を提供することを目的としている。

〔課題を解決するための手段］２つの超伝導体電極が絶縁体を介して接合されたジョセ
フソン接合を有し、ジョセフソン接合の超伝導状態と有
電圧状態に基づいてアナログ信号をディジタル信号に変
換するとともに、アナログからディジタルに変換される
ときの変換速度を外部から入力されるバイアス電流の周
波数により決定するｎ個のＡＤ変換ユニットを備え、ｎ
個のＡＤ変換ユニットには全て同一のアナログ信号を供
給し、各ＡＤ変換ユニットには隣り合うＡＤ変換ユニッ
トのバイアス電流の位相よりも周期／ｎだけずれた位相
を有するバイアス電流を供給するようにしたことを特徴
とするＡＤ変換器を備えている。

〔作用〕

本発明では、ＡＤ変換器ユニットがｎ個設けられ、ｎ個
のＡＤ変換ユニットには全て同一のアナログ信号が供給
されるとともに、各ＡＤ変換ユニットには隣り合うＡＤ
変換ユニットのバイアス電流の位相よりも周期／ｎだけ
ずれた位相を存するバイアス電流が供給される。

したがって、各ＡＤ変換ユニットに供給するバイアス電
流の周波数を上げることなく、高いＡＤ変換速度を実現
し、静特性を維持したままで変換出力ビツト数を大きく
とることができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

皿旧脱凱に個（但し、ｋ≧２）のｎビットＪＪＡＤＣをに相のバ
イアス周波数を用いて駆動する。これにより、ｎビット
ＪＪＡＤＣの最高変換速度がｆ。

ｓｐｓ　（サンプル・パー・セカンド）の場合、ｋ個の
ｎビットＪＪＡＤＣにより構成されたＪＪＡＤＣの最高
変換速度はに−ｆ、ＳＰＳとなり、単体に比べてに倍に
することができる。ここで、ｆｏは第１０図に示した特
性の乱れによってもビット誤差を生じさせない許容周波
数である。

上記基本原理を第１〜３図を用いて具体的に説明する。

一般に、第１図に示す単体のｎピッ）ＪＪＡＤＣ（ＡＤ
変換ユニット）３１は同図に示すような入出力関係を持
っている。すなわち、ＪＪＡＤＣ３１にはアナログ信号
、バイアス電流およびリファレンス電流が入力され、Ｊ
ＪＡＤＣ３１からはビット１を最下位ビットとし、ピッ
１−ディジタル信号が出力される。但し、ＪＪＡＤＣ３
１としては第７図に示したＡＤ変換器１のようにリファ
レンス電流を必要としないタイプのものもある。バイア
ス電流Ｉ　Ｒ（Ｌｌば、種々のものが考えられる（ピー
クの形が一定であればどのようなもの、例えば三角波や
矩形波でもよい）が、実現が容易なものとして、ここで
は第０式で示されるサインカーブのものを用いる。

１　Ｅ　＋ｔ＋　＝　Ａ　（１＋５ｉｎ（ωｔ）　）−
δ・・・・・・■但し、２Ａ：振幅 δ　：Ａに比べて非常に小さい正の値ここで、バイアス周波数と変換速度ｆは一致しているか
らバイアス電流の周波数をωとするとＪＪＡＤＣ３１の
変換速度ｆは次式■で示され、ＡＤ変換の時刻ｔは次式
■で示される。

π を−（＋２ｊ２π）／ω　・・・・・・■ところで、ア
ナログディジタル変換（ＡＤ変換）のタイミングは第９
図に示すようにバイアス電流がピーク値を示した時点で
ある。また、リファレンス電流は直流であり、第８図に
示す３ビツトＡＤ変換器１１と同様にＪＪＡＤＣ３１内
の比較器の比較用電流として用いられるが、リファレン
ス電流が必要のない構成のものもある。

第２図に、本発明によるＪＪＡＤＣシステムの原理的な
回路構成図を示す。

このシステムは前記ｎビットＪＪＡＤＣ３１単体（以下
、ＡＩ）Ｃユニットという）をに個用いることにより構
成され、第１番目のものをＡＤＣＵ、、第に番目（最終
番目）のものをＡＤＣＵ、　、ｍ番目ｍは１〜にの間の
任意の値のものをＡＤＣＵｍと表す。ＡＤＣＵ、からＡ
ＤＣＵＫは全く同一の回路である。ＡＤＣＵｍへのバイ
アス電流をＩＢ□＋１＋　　とすると、第１図で示した
ものと同様に、ＩＥ、１ｆｔ）　は種々のものが考えら
れるが、ここでは実現が容易なものとして次式■に示ず
サインカーブを用いる。

・・・・・・■ 第０式から明らかなように、＋Ｂｍ。、は２π／にずつ
ずれた多相交流として示され、例えばに−３のときの第
０式の波形は第３図のように示される。ｋ＝３のときは
ｍ＝１で示す波形が同−周期内に３つあることになる。

このように、１Ｂ＋（ｔ）からＩ　Ｂｈ　（Ｌ＋　は対
称に相電流を構成しており、そしてＡＤＣＵｍは第ｍ相
電流でバイアスされている。ＡＤ変換のタイミングｔは
Ｉ　Ｂｍ　ｉｔ）　がピークを迎えるときでありこれは
周期的に繰り返される。

ＡＤ変換タイミングＬは次式■で示される（但し、ｌは
整数）。

・・・・・・■ したがって、ＡＤＣＵ、がピークを迎えた後にＡＤＣＵ
２がピークを迎え、以下これを繰り返し、最後がＡＤＣ
Ｕｋでその次がまたＡＤＣＵ、となる。すなわち、ＡＤ
ＣＵ、→ＡＤＣＵ、→・・・・・・→ＡＤＣＵよ−、→
ＡＤＣＵｋ→ＡＤＣＵ、　　というように各ＡＤＣユニ
ットが順に等時間間隔でＡＤ変換のタイミングを迎える
ことになる。

一方、アナログ信号は等分配され、各ＡＤＣユニットに
入力される。この場合、アナログ信号の分岐点Ｐから各
ＡＤＣユニットの距離を一定に保つことが必要である。

これはあるｖＡ冊１＝１．のときにＡＤＣＵ、からＡＤ
ＣＵ、までの全てのＡＤＣユニットに入力されているア
ナログ信号が同−になるように配線による信号伝達の時
間をも考慮した結果である。

したがって、従来例では、各ＡＤＣユニットは変換を行
っていない（例えば、第３図中（ア）でピークを迎える
と次にピークを迎えるのは（イ）となり元々のサインカ
ーブの周波数のピークとその周波数の間隔に等しく１／
ｆに１回の割合でしかＡＤ変換が行われない）が、本発
明のＡＤＣシステムはＪＪＡＤＣユニットをに個つけて
に相で動作させることによって次式〇に示すように１／
ｋｆの時間間隔でアナログ信号をディジタル信号に変換
することができる。

この場合、ディジタル出力Ｄ　ｉ　ｊを直接メモリに書
き込んだり、各ＡＤＣユニットの出力をマルチプレクサ
を用いてメモリに書き込んだりすることも勿論可能であ
る。

従来、一つのＡＤＣユニットでｋｆの変換速度を得るた
めには、バイアス電流の周波数をｋｆにする必要があっ
たものが、本発明によればＡＤＣＵの数をに個にしてに
相でバイアスすることにより、各ＡＤＣユニットばバイ
アス電流の周波数がｆで済むため、ＡＤＣユニット内の
５ＱＵＩＤのしきい値特性は、静特性に近く、変換出力
ピッＩ・数を大きく保つことができる。

以下、上記基本原理に基づいて実施例を説明する。第４
〜６図は本発明に係るＡＤ変換器の一実施例を示す図で
あり、本実施例は４ビットのＡＤＣユニットを３台用い
て３相電流で駆動した例を示している。第４図は、リフ
ァレンス電流を必要としないタイプのＡＤＣユニットの
回路構成図である。この図において、（４１）は４ピッ
ｌ−Ａ　Ｄ　Ｃユニット（ＡＤ変換ユニット）であり、
４ビツトＡＤＣユニツト（４１）にはアナログ信号入力
端子Ａからアナログ電流がバイアス電流入力端子Ｂから
バイアス電流がそれぞれ入力されている。４ピッｌ−Ａ
　Ｄ　Ｃユニット（４１）は４つのＡＤ変換回路（４２
）〜（４５）からなり、ＡＤ変換器回路（４２）〜（４
５）は単体で１ｂｉｔのＡＤ変換器を構成し、ＡＤ変換
回路（４２）〜（４５）からはディジタル出力端子ＤＩ
−Ｄ４を介して４ビツトのディジタル信号が出力される
。ＡＤ変換回路（４２）〜（４５）は（４５）の終端抵
抗値が２Ｒ（ＡＤ変換回路（４２）〜（３３）にあって
はＲ）となっている他は同一構成であるため、ＡＤ変換
回路（４２）を代表として例を挙げ説明する。

ＡＤ変換回路（４２）はジョセフソン接合（４６）、（
４７）　、インダクダンス（４８）、（４９）　、およ
び抵抗（５０）を含むＡＤ変換ゲート（５１）と、抵抗
（５２）〜（５４）と、により構成され、抵抗（５４）
の抵抗値をＲとすると抵抗（５３）は２Ｒに設定される
。また、第８図に示した３ビツトＡＤ変換器（１１）の
場合と同様に、ＡＤ変換回路（４２）〜（４５）へのア
ナログ信号入力値は１／２．１／４．１／８．１／１６
に逓減されるからＡＤ変換回路（４３）〜（４５）のし
きい値特性周期はＡＤ変換回路（４２）の２倍、４倍、
８倍に設定されることになる。

第５図はこのＡＤＣユニッ１−（４１）を用いたＡＤＣ
システムの全体構成図であり、図中ＡＤＣＵ、、ＡＤＣ
Ｕ２、ＡＤＣＵ３は第４図に示ずＡＤｃユニット（４１
）と全く同一のものが使用される。ＡＤＣＵ、　、ＡＤ
ＣＵ２、ＡＤＣＵ３をＡＤＣＵ、として示し、ＡＤＣＵ
ｉのバイアス入力端子をＢ８、アナログ入力端子をＡｏ
、ディジタル出力端子をＤｉｌ、Ｄ、２、Ｄ、３、Ｄｉ
４と表せば、ＡＤＣＵ、、ＡＤＣＵ２、ＡＤＣＵ３の各
端子は図示の如く示される。。ＡＩ、Ａ２　、Ａｓ　は
全てＡ。と接続されており、Ａ、はこのＡＤＣシステム
全体のアナログ信号入力端子となる。

以上の構成において、各ＡＤＣユニットＡＤｃＵ１、Ａ
ＤＣＵ２、ＡＤＣＵ３のバイアス電流端子Ｂｌ　、Ｂ２
、Ｂ３に第６図に示すようなバイアス電流Ｉ　ＢＩｆｔ
）・　Ｌｚ＋ｔ＋　・　Ｔ　１１３　（ｔ）を流す。Ｉ
８、。、は次式■のように示される。

したがって、各ＡＤＣユニットに入力されるバイアス電
流１ｇｚｔ＋　、Ｉｇ。。ｌ　、ＩＢ３ｆｔ）がピーク
値を示す時点が各ＡＤＣユニットのＡＤ変換のタイミン
グであり、また、アナログ信号は３つのＡＤＣユニット
に等分配されて入力され、Ａｏから各ＡＤＣユニットの
アナログ入力端子までの距離は一定である。すなわち、
どのＡＤＣユニットでも、同一時刻には同一のアナログ
信号が入力されている状態であり、３つのＡＤＣユニ７
トＡＤＣＵ　＋　、Ａ　Ｄ　ＣＵ　ｚ　、Ａ　Ｄ　ＣＵ
　３はタイミングを迎えることになる。これにより、第
５図に示したＡＤＣシステムは３・ｆのＡＤ変換速度を
有することになる。

このように、本実施例では、１つのＡＤＣユニットに対
するバイアス電流周波数を変化させることなく、全体と
して高いＡＤ変換速度を実現することができ、同−ＡＤ
変換速度で従来技術に比べて高い分解能を保つことかで
きる。

なお、本実施例ではバイアス電流のピーク値でＡＤ変換
を行うタイプのものを示したが、外から入力されるバイ
アス電流の交流周波数でＡＤ変換速度が決定されるＡＤ
ユニットであれば必ずしもピーク値でＡＤ変換するもの
に限定されない。

〔効果〕

本発明によれば、ｂｉｔ数を減らすことな（、ＪＪＡＤ
Ｃ本来の高速性を生がして高分解能・高変換速度を可能
にすることができる。

【図面の簡単な説明】

第１〜３図は本発明に係るＡＤ変換器の基本原理を説明
するための図であり、第１図はそのｎビットＪＪＡＤＣの構成図、第２図はそ
の全体構成図、第３図はそのバイアス電流の波形図、第４〜６図は本発明に係るＡＤ変換器の一実施例を示す
図であり、第４図はその４ピツ）ＡＤＣユニットの構成図、Ｉ第５図はその全体構成図、第６図はそのバイアス電流の波形図、第７〜１０図は従来のＡＤ変換器を示す図であり、第７
図はそのＡＤ変換器の構成図、第８図はその３ピツ）ＡＤ変換器の構成図、第９図はそ
のしきい値特性を説明するだめの図、第１０図はその問
題点を説明するだめの図である。１１・・・・・・３ピツ）ＡＤ変換器、１２〜１４．４
２〜４５・・・・・・ＡＤ変換回路、１５．１６．２１
．２２．４６．４７・・・・・・ジョセフソン接合、１
７．１８．２３．２４．４８．４９・・・・・・インダ
クタンス、１９．２５・・・・・・ループ、２０・・・・・・比較器、２６・・・・・・ＡＤ変換ゲート、２７〜２９．５０．５２〜５４・・・・・・抵抗、３１
・・・・・・ＪＪＡＤＣ（ＡＤ変換ユニット）、４１・
・・・・・４ビツトＡＤＣ（ＡＤ変換ユニット）、Ｊ、
　、Ｊ２・・・・・・ジョセフソン接合、■Ａ・・・・
・・アナログ接合、 ■、・・・・・・リファレンス電流、ＡＤＣＵ、　〜ＡＤＣＵ、　、ＡＤＣＵｉ・・・・・・
ＡＤＣユニット、Ａ　Ｉ”’−Ａ　３　、Ａ　ｒ・・・・・・アナログ入
力端子、Ｂ＋　””’Ｂ３　、Ｂｚ・・・・・・バイア
ス入力端子、Ｄｉｌ〜Ｄｒ４　、Ｄｒ〜Ｄ４・・・・・・ディジタル出力端子。゛り＼−トｇ＃、ｍ’別　　Ｃ仁口区０つ線＼　【　ト　ベ　卵　堀　ニ

Claims

【特許請求の範囲】２つの超伝導体電極が絶縁体を介して接合されたジョセ
フソン接合を有し、ジョセフソン接合の超伝導状態と有電圧状態に基づいて
アナログ信号をディジタル信号に変換するとともに、アナログからディジタルに変換されるときの変換速度を
外部から入力されるバイアス電流の周波数により決定す
るｎ個のＡＤ変換ユニットを備え、ｎ個のＡＤ変換ユニ
ットには全て同一のアナログ信号を供給し、各ＡＤ変換ユニットには隣り合うＡＤ変換ユニットのバ
イアス電流の位相よりも周期／ｎだけずれた位相を有す
るバイアス電流を供給するようにしたことを特徴とする
ＡＤ変換器。