JPH0254966A

JPH0254966A - ポリシリコン薄膜トランジスタ

Info

Publication number: JPH0254966A
Application number: JP20614288A
Authority: JP
Inventors: Mario Fuse; マリオ布施
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1988-08-19
Filing date: 1988-08-19
Publication date: 1990-02-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ポリシリコンを活性層とする薄膜トランジス
タに係り、特に蓄積型ポリシリコン薄膜トランジスタの
ドレイン電流のリークを低減させるための構成に関する
。

〔従来の技術〕

近年、薄膜トランジスタを駆動素子等に使用したフラッ
ト・パネル・デイスプレィやイメージセンサ等の各種の
画像入出力デバイスの開発が精力的に行われている。薄
膜トランジスタを用いることにより、大面積化が容易で
あること、低価格化が実現されること、駆動素子を画像
入出力素子の近くに配置出来るため、配線容量の影響を
受けに（いなどの利点があげられる。

これは、大画面のフラット・パネル・デイスプレィでは
、致方から数十万の画素に対応して、同数のスイッチン
グ・トランジスタが必要となるが、薄膜トランジスタを
用いることによってこれを同時に形成することが可能で
ある。これはＦ４膜トランジスタの製造プロセスが大面
積にわたって形成可能であることによる。一方、ＩＣプ
ロセスは大口径基板（例えば５吋ウェハ、８吋ウェハ等
）に対応しつつあるとはいえ、ページ・デイスプレィや
ページ・スキャナ等大面積画面に対応するには程遠い。

また薄膜トランジスタの製造工程が低温工程であるため
、例えばコーニンググラス社製の商品番号コーニング７
０５９等の安価なガラス基板が使用可能であること、さ
らに同一工程で全トランジスタが大面積基板上に形成さ
れるため、低価格化が可能となる。ＩＣチップを外付け
あるいは基板上に実装していては、Ｉｃチップのコスト
及び実装コストは基板面積に比例して増加するため、コ
スト高は必至である。

薄膜トランジスタには通常、アモルファス・シリコン層
を可動キャリアが走行する活性層として用いるアモルフ
ァス・シリコン薄膜トランジスタとポリシリコン層を活
性層とするポリシリコン薄膜トランジスタがｆｆｌ！さ
れている。

アモルファス・シリコン薄膜トランジスタは液晶デイス
プレィや直線状の一次センサであるリニア・イメージセ
ンサ等に応用されている。しかし、アモルファス・シリ
コン中のキャリアの移動度は高々ｌ　ｄ　／　Ｖ　ｓ　
ｅ　ｃであるため、駆動電流はｌｏ−６〜１０−’Ａと
余り大きくとれない。従って、この薄膜トランジスタの
応用範囲は制限され、集積化を困難にしている。

一方、ポリシリコン中のキャリアの移動度は、結晶化プ
ロセスの最適化により、１００ｃｊ／Ｖｓｅｃ、まで可
能となり、アモルファス・シリコンのそれに比べて２桁
以上多い駆動電流を得ることができる。これにより液晶
デイスプレィやイメジセンサの高解像度化を容易にする
だけでなく、大電流及び大電圧を要するＥ　Ｌ　Ｄ　（
Ｅｌｅｃｔｒｏ　Ｌｕｍ１ｎｅｓｃｅｎｔ　Ｄｉｓｐｌ
ａｙ）駆動用、感熱ヘッド駆動用にも応用出来ることに
なる。

これは最近ポリシリコンあるいはアモルファス・シリコ
ンへのセルフ・インプランテーション（Ｓｅｌｆ−４＠
ｐｌａｎｔａｔｉｏｎ）とその後の結晶化アニールによ
って、アモルファス・シリコンをポリシリコンへ変換し
たり、ポリシリコン自身の粒径（グレイン径）が１桁以
上増大することが明らかになったことによる（例えば、
Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃ
ｓ５７、Ｎｏ　１２、ｐｐ５１６９−５１７５．１９８
５参照）。この技術を用いることによって前述の高い移
動度を有するポリシリコンを得ることができる。

ところで、薄膜トランジスタには、ゲート電極下の活性
層表面に、該活性層と同一導電型層を設ける蓄積型（ａ
ｃｃｕｗｌａｔｉｏｎ−ｍｏｄｅ）薄膜トランジスタと
、ゲート電極下の活性層表面に、該活性層と反対導電型
の不純物を導入する反転型（Ｉｎｖｅｒｓｉ。

ｎ−ｍｏｄｅ）　’ｉｉ！膜トランジスタがある。

ポリシリコン薄膜トランジスタの場合、蓄積型の方が駆
動電流が多くとれ、闇値電圧も小さいことが報告されて
いる。

第８図は従来の蓄積型Ｐチャネルポリシリコン薄膜トラ
ンジスタの１例の断面図である。

第８図において、１はシリコン基板、２はシリコン熱酸
化膜、３はポリシリコン層で、ゲート電極下でノンドー
プあるいは低濃度にポロン（Ｂ）がドープされている。

５はゲート絶縁膜、６はゲート電極、７はポリシリコン
層に形成されたＰ。

型ソース領域、８は同様に形成されたドレイン領域であ
る。

ここで用いる基板はある程度耐熱性があり、絶縁性の材
料なら、何でもよ（熱酸化したシリコン基板に向わらな
い。

ポリシリコン層３はポリシリコンあるいはアモルファス
・シリコンにＳｉ′″イオンをイオン注入した後、６０
０〜７００℃でアニールして再結化したものを用いる。

これにより、ポリシリコンの粒径は１μ以上となり、Ｓ
１１イオンをイオン注入しないで、再結晶化したポリシ
リコン層に比較して、移動度の大幅な向上がみられる。

〔発明が解決しようとする課題〕ところが、蓄積型ポリシリコン薄膜トランジスタはリー
ク電流が大きいという問題点がある（例えばｒＥＥＥ　
Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　
Ｄｅｖｉｃｅｓ　。

ｖｏｌ、　ＨＤ−３２、Ｎｏ２．１９８５年２月ｐｐ２
５８〜２８１参照）。

第４図に蓄積型ｐ−チャネル薄膜トランジスタのソース
電極は接地され、ドレイン電極に■、＝１０Ｖの電圧を
印加した場合のドレイン電流１、とゲート電圧■６の関
係を示す。

第４図の実線１は、第８図に示す構造の薄膜トランジス
タのドレイン電流を示し、ゲート電圧Ｖ。＝０あるいは
正の時、ドレイン電流＋’ｏ（即ち、リーク電流）は１
０−”Ａ程度と大きく実用上問題が多い、即ち、ゲート
電圧Ｖ　＊　＝　Ｏの時のリーク電流が大きいと、スイ
ッチングのオン／オフ比を悪くするばかりでなく、ＶＧ
＝ＯからＶＧ＝ＶＴｈ（闇値電圧）までのサブ・スレッ
ショルド領域でのドレイン電流１．の立ち上りを悪くし
、スイッチング速度の低下を招く。

このゲート電圧Ｖ、＝Ｏの時のリーク電流の主要な原因
は、種々の実験から、基板（第８図の例ではシリコン基
板１）側の酸化シリコンＰｓ、２に捕獲された負電荷に
よるものと判断される。

第９図に蓄積型ｐ−チャネル薄膜トランジスタにおける
基板側界面のエネルギー・バンド図を示す。通常は接地
されている基板側の酸化シリコン膜（バック・ゲート酸
化膜）２中に捕獲された負電荷のため、ポリシリコンの
基板側のエネルギー・バンドは上側に湾曲（ｂａｎｄ　
ｂｅｎｄｉｎｇ）する。その結果正札がポリシリコンと
基板との界面に蓄積される。この蓄積した正孔がソース
・ドレイン電極間の電界によりドリフトしてドレイン電
極に集まるため、リーク電流が流れるものと考えられる
。

第４図の破線２は、基板側に電極を設け、このゲート電
極（バック・ゲート電極という）にｖＧｌｌ−−１０Ｖ
を印加した場合の１．と■。の関係を示す。この場合に
はバック・ゲート酸化膜内の負電荷及び外部からの印加
した電界ＶＧＩにより、ポリシリコン層３の基板側のエ
ネルギー・バンドを故意に上側に湾曲させたため、より
多（の正孔が蓄積される。

その結果、ゲート電圧■６＝０でも１Ｏ−ｈＡＡ程度１
１、即ちリーク電極が流れている。

従って、リーク電流を少なくするには、ポリシリコン層
３と、シリコン基板１との界面に蓄積される正孔を空乏
化させればよいことになる。そこで第１０図に示すごと
く基板側のバック・ゲート電極にＶＧＩＩ＝　＋−１０
Ｖの電圧を印加して、バック・ゲート電極側のフェルミ
レベルを下げで、ポリシリコン層３の基板側エネルギー
・バンドを下側に湾曲させる。この場合のドレイン電流
１．とゲト電圧ｖＧの関係は第４図の点線３で示す如（
になる。予想通り、リーク電流の大幅な減少がみられる
。

以上の如（、リーク電流の原因は明らかになったが、バ
ック・ゲート電極による基板側ポリシリコン層のエネル
ギー・バンドベンディングのコントロールは、ガラス基
板を用いた場合、ガラス基板上にこのバック・ゲート電
極を構成するために後述の如き余計なプロセス・ステッ
プが必要となり好ましくない。

これは通常用いられるガラス基板は、例えば５００μ程
度の如く非常に厚く、このガラス基板上のポリシリコン
層３と反対側に、バック・ゲート電極を形成するための
加工が困難であるのみならず、ガラス基板を介してバッ
ク・ゲート電極によって、基板側ポリシリコン層３のエ
ネルギー・バンドをコントロールするには、例えば数十
ＫＶ程程度非常に高い電圧を必要とし、実用的でない。

また、ガラス基板のポリシリコン側の表面にバック・ゲ
ート電極を形成し、これに例えば数１０００人程度０厚
さの酸化シリコン膜を被覆し、これを介して活性層とな
るポリシリコン膜を形成することもできる。しかし、こ
れはプロセス的に工程数が多く好ましくない。

従って、本発明の目的は、蓄積型ポリシリコン薄膜トラ
ンジスタにおいて、リーク電流、特にゲート電圧をかけ
ない場合のリーク電流の低減を実現するための構造を従
供するものであり、特にバック・ゲート電極を用いずに
、基板側ポリシリコン層のエネルギー・バンド・ベンデ
ィングのコントロールを行うものである。

〔課題を解決するための手段及び作用〕本発明は、上記
目的を達成するために、蓄積型ポリシリコン薄膜トラン
ジスタのポリシリコン層と基板との界面にカウンター・
ドープ層を設けるものである。

カウンター・ドープ層とは蓄積型ｐ−チャネル・トラン
ジスタではリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓ
ｂ）などのｎ型不純物でドーピングを行い、蓄積型ｎ−
チャネル・トランジスタでは、硼素（Ｂ）、アルミニウ
ム（ＡＩり、ガリウム（Ｇａ）、インジウム（Ｉ　ｎ）
等のｐ型不純物でドーピングを行って形成された層であ
る。

ポリシリコン層の基板側界面にガウンター・ドブ層を形
成することにより、常にポリシリコン層の基板側界面の
正孔を空乏化することが出来、バック・ゲー、ト電極を
用いずにリーク電流の低減を図ることができる。

〔実施例〕

本発明の一実施例を第１図〜第４図について説明する。

第１図はＳｉを基板として用いた本発明の蓄積型ポリシ
リコン薄膜トランジスタの断面構成図、第２図は本発明
の構造の基板側の界面のエネルギー・バンド図、第３図
は製造工程説明図、第４図はドレイン電流−ゲート電圧
の関係図である。

第１図、第３図において、ｌはシリコン基板、２は酸化
シリコン膜、３はポリシリコン層（チャネル部）、４は
カウンター・ドープ層、５はゲート酸化膜、６はゲート
電極、７はソース領域、８はドレイン領域、９は酸化シ
リコン膜、１０は電極をそれぞれ示す。

第１図に示す如く、本発明においては、ポリシリコン層
３のシリコン基板１例の界面にｎ型のカウンター・ドー
プ層４が存在する。

第２図から明らかな如く、ポリシリコン層３とシリコン
基板１との界面に、ｎ型にドーピングしたカウンター・
ドープ層４を設けたことにより、基板側酸化シリコン膜
２中に捕獲された負電荷は、正にイオン化したドナーで
中和されている。

ポリシリコン層３の基板側のエネルギー・バンドは上側
に湾曲しているが、可動正孔は空乏化している。

次に第３図によって本実施例の蓄積型ｐ−チャネル薄膜
トランジスタの製造工程を説明する。

（１）　　シリコン基板１上に熱酸化による酸化シリコ
ン膜２を約１０００人成長させた。この厚さは１０Ｖ程
度の低電圧でシリコン基板ｌ＠の界面を空乏化できるよ
うに選んだ。

次に減圧ＣＶＤ法により、５８０℃の成長温度でポリシ
リコン膜３を約１０００人の厚みだけ酸化シリコン膜２
上に堆積した。一般に減圧ＣＶＤ法を用いると、５８０
℃ではシリコン膜はアモルファスになると知られている
が、Ｘ線回折により、このポリシリコン膜３は、（１１
１）方位に優先配向した多結晶であることがわかった。

次にポリシリコン膜３に、１１０ＫｅＶ、４×１０Ｉｓ
／Ｃｍ！の条件で、Ｓｉ”イオンを注入した（第３図（
ａ）参照）。

（２）続いてこのポリシリコン膜３に７５ＫｅＶ、５　
Ｘ　１０　”／Ｃ１ｉの条件で、ｎ型不純物であるＰ４
イオンの注入を行った。これが、本発明のカウンター・
ドーピングである。その後窒素雰囲気中で６００℃、３
７時間のアニールを行って、シリコン膜を再結晶化させ
た。と同時にポリシリコン層３′の基板側にリンがドー
プされたカウンタドープ層４が形成され、これによって
、ポリシリコン層３の基板側界面の正孔の空乏化が実現
される（第３図（ｂ）参照）。

（３）次に減圧ＣＶＤ法により酸化シリコン膜５を約１
０００人の厚みだけ、続いて、減圧ＣＶＤ法により、ポ
リシリコン膜６′を約４０００人の厚みだけ、前記ポリ
シリコン膜３上に堆積させた。

その後、該ポリシリコンｇ！６′にＰＯＣＩ　３をドー
プして、高濃度にリンをドープした（第３図（ｃ）参照
）。

（４）リンドープされたポリシリコン層６゛をドライエ
ツチングによりパターニングして、ゲート電極６を形成
した（第３図（ｄ）参照）。

（５）ゲート電極６上に図示省略したフォトレジストを
用いて、ゲート酸化シリコン膜５を通してＢ°イオンを
注入して、ソース領域７、ドレイン領域８を形成した。

Ｂ゛イオンして、ＢＦｓｐ”を用い、１３０ＫｅＶ、２
Ｘ１０”／ｃｊの条件でイオン注入を行った（第３図（
ｅ）参照）。

（６）次いで約７０００人の厚みの酸化シリコン膜９を
堆積した後、９５０℃で３０分間、窒素雰囲気中でアニ
ールを行い、イオン注入したドーパントの活性化を行っ
た（第３図Ｃｒ）参照）。

（７）続いて、ソース、ドレインおよびゲート電極のコ
ンタクトホール用の六開けを、ドライエツチングにより
行った（第３図（ｇ）参照）。

（８）Ｓｉ含有量１％のＡｊ！−５ｉ’合金のスパッタ
リングにより、メタライゼーションを行った後、ソース
、ドレインおよびゲート電極等のノでターニングをし、
最後にフォーミングガス中で４５０℃３０分間のシンタ
リングを遂行し薄膜トランジスタを完成する（第３図（
ｈ）参照）、ただしこれは第１図と同様のものである。

プロセス終了後、ドレイン電流とゲート電圧の関係を測
定したところ、バック・ゲート電圧（Ｖ■）＝０である
にもかかわらず、−点鎖線４の如く、ゲート電圧■。＝
０の時のリーク電流が十分減少した。さらに、ゲート電
圧■６＝０から閾値電圧までのサブシュレッショルド領
域でのドレイン電流の立ち上りも良好で、スイッチング
速度も十分速いものが得られる。

なお、本実施例においてはカウンター・ドープ層の形成
を不純物のイオン注入とアニールによって行っているが
、本発明はこれに限られず、他の方法によっても形成す
ることが出来る。

第５図〜第７図によって他の方法を説明する。

第５図では、カウンター・ドーパントとしてＰを用いる
場合、シリコン基板ｌ上に活性層を提供するポリシリコ
ン膜の形成前に、Ｐ　Ｓ　Ｇ　（Ｐｈｏｓｐｈ。

５ｉｌｉｃａｔｅ　Ｇｌａｓｓ）　１４で基板表面を被
覆しておく（第５図（ａ）参照）。

次にポリシリコン膜３を形成後、該ポリシリコンＷＡ３
へのＳｉ３イオン注入後の再結晶化のための低温アニー
ルを行う。その後、高温アニールにより、ＰをＰＳＧか
らポリシリコン膜中へ拡散させる。この場合のアニール
法は急速熱アニール（Ｒａｐｉｄ　Ｔｈｅｒ＠ｏ　Ａｎ
ｎｅａｌ）を用い、短時間にアニールを行い、拡散距離
を長（しないものが選ばれる（第５図（ｂ）参照）、。

この方法はカウンター・ドーパントをそれ自身の中に含
有する絶縁物で基板表面を被覆した後、Ｓｉ＋イオン注
入後のアニールにより、カウンタドーパントをポリシリ
コン膜中へ拡散させるものである。

また第６図に別の方法を示す。予め基板ｌ内へカウンタ
ー・ドーパントとしてＰ１イオンをイオン注入により打
ち込んでおく　（ｍ６図（ａ）参照）。

次いで、ポリシリコン層３を堆積後、結晶化アニール時
に拡散させる（第６図（ｂ）参照）。

さらに第７図の方法は、シリコン基板上に、カウンター
・ドーパントをその場ドープ（ｉｎ−ｓｔｔｕｄｏｐｉ
ｎｇ）　したポリシリコン膜２４を薄く堆積させておく
ものである。Ｉｐち、酸化シリコン膜２を有するシリコ
ン基板上に、ＳｉとＰを含むガス例えばＳｉＨ４＋ＰＨ
３或いは５ｉ２Ｈａ＋ＰＨｓ中でＣＶＤ法でＰをドープ
したＳｉ層２４を薄く堆積する（第７図（ａ）参照）。

次いで、ＣＶＤ法に用いるガスをシランのみにしてポリ
シリコン層３を堆積し、アニールにより再結晶化する（
第７図（ｂ）参照）。

この場合、その場ドープしたポリシリコン層はノン・ド
ープポリシリコン層にＰを熱拡散したりイオン注入する
ことによっても形成できることは云までもない。

上記の実施例では、ポリシリコン層を形成する基板とし
て、シリコン基板を用いた例について説明したが、耐熱
性のある絶縁基板であれば、使用可能であり、例えば、
石英基板やフーニンググラス社の商品番号、コーニング
１７２９、コーニング７０５９等のガラス基板を用いる
ことも出来る。

なおガラス基板を用いる場合は基板からの不純物侵入を
防ぐため基板表面を酸化シリコン酸で被覆しておくこと
が望ましい。

さらに、他の構成要素（ゲート絶縁膜、ゲート電極、保
護膜、電橋配ｗＡ）に用いる材料についても同様で、使
用可能な他の材料を用いることが出来る。

ポリシリコン膜の堆積方法も常圧ＣＶＤ法、・プラズマ
ＣＶＤ法、スパッタリング法、加熱蒸着法等が利用でき
る。但し、ポリシリコン膜の再結晶化法はシリコン膜へ
のＳ１１イオン注入とその後のアニールによる。その際
、例えば５８０℃以下の低温で成長したアモルファスシ
リコン膜を再結晶化してポリシリコン膜としてもよい。

また、蓄積型ｎ−チャネル薄膜トランジスタのカウンタ
ー・ドープ層の形成は、基板側の酸化シリコン膜中に捕
獲された負電荷によるエネルギー・バンドの湾曲のため
、界面では電子が既に空乏化しているので、必要ないよ
うに思われるが、負電荷量の変動を考慮して、完全な空
乏化を保証する意味で、カウンター・ドープ層の形成は
有効である。

〔発明の効果〕

本発明の構成にすることにより、蓄積型ポリシリコン薄
膜トランジスタにおいて、特にゲート電圧を印加しない
状態の時に流れるリーク電流の低減を図ることが出来た
。

特にバック・ゲート電圧を印加することなく、リーク電
流を低減し、スイッチング特性を向上することが出来る
ので、基板としてガラス基板等、安価で厚い基板も用い
ることが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成説明図、第２図は本発
明の構造の基板側界面のエネルギー・バンド図、第３図は本発明の一実施例の製造工程説明図、第４図は
ドレイン電流−ゲート電圧の関係図、第５図〜第７図は
本発明の他の製造工程説明図、第８図は従来例説明図、第９図は従来例の基板側界面のエネルギー・ハンド図、第１０図は他の基板側界面のエネルギー・バンド図であ
る。１−　シリコン基板、２〜酸化シリコン膜、３−ポリシリコン層、４−カウンター・ドープ層、５−ゲート酸化膜、６−ゲート電極、７−　ソース領域、８−　ドレイン領域。特許出願人　富士ゼロックス株式会社

Claims

【特許請求の範囲】

（１）基板と、基板上に設けた第１の酸化膜と、前記第
１の酸化膜上に形成した２つに分かれた第１の導電型部
と、前記２つに分かれた第１の導電型部の間のチャネル
部と、前記第１の導電型部と前記チャネル部の上部に形
成した第２の酸化膜と、前記チャネル部の前記基板側境
界部にカウンタードーピングにより形成した第２の導電
型部と、前記第２の酸化膜のチャネル部上に設けたゲー
ト電極部とを具備することを特徴とするポリシリコン薄
膜トランジスタ。