JPH025469A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体記憶装置、より詳しくはＤＲＡＭセルおよびその
製造方法に関し、 アルファ線対策防止の機能を有する半導体記憶装置の従
来のものの弱点のないＤＲＡＭセルを提供することを目
的とし、 ビットラインに接続された第１不純物導入領域と、キャ
パシタの電極を構成するかあるいは該キャパシタの電極
に接続されている第２不純物導入領域と、ゲート電極と
を有する電界効果型トランジスタおよび第１および第２
不純物導入領域の下方に形成され、かつ半導体基板と同
じ導電型である高濃度不純物導入領域埋込み層を含んで
なる半導体記憶装置において、高濃度不純物導入埋込み
層は、第１不純物導入領域の下方にて該領域からの空乏
層の最大広がりよりも深いところに位置しかつ前記第２
不純物導入領域の下方にて該領域からの空乏層に隣接す
るところに位置するように構成する。

〔産業上の利用分野〕

本発明は、半導体記憶装置、より詳しくは、ＤＲＡＭセ
ルおよびその製造方法に関するものである。

近年のＤＲＡＭの高集積化にともなって、個々のメモリ
ーセルのキャパシタ面積は小さくされ、キャパシタ容量
も小さくなってきている。このために、アルファ線（粒
子）によるソフト・エラーが問題となり、すなわち、ア
ルファ粒子の発生した電子−正孔対の電荷（チャージ）
の侵入（流入）で誤った記憶状態になってしまうので、
その防止対策が必要である。

〔従来の技術〕

ＤＲＡＭセルのアルファ線対策防止の機能を有する半導
体記憶装置として、第２図および第３図に示すＤＲＡＭ
セルが提案されている。

第２図に示したＤＲＡＭセルはスタックド・キャパシタ
構造のものであり、半導体基板（シリコンウェハ）■に
ビットラインの配線層２と接続した第１不純物導入領域
（ソース領域：Ｓ）３およびスタックド・キャパシタ４
の下側電極５に接続した第２不純物導入領域６が形成さ
れている。半導体基板１上のゲート酸化膜７の上にゲー
ト電極（ワードライン）８が形成されていて、不純物導
入領域３および６とでＭＯ３Ｆ８Ｔが構成されている。

いわゆる、トトランジスタ・トキャパシタ・メモリーセ
ルと呼ばれるものである。スタックド・キャパシタ４は
、絶縁層１５でゲート電極８と絶縁されている下側電極
５と、その上の層間絶縁層９と、さらにその上の上側電
極１０とで構成され、これら電極５．１０はドープした
多結晶シリコンでそして層間絶縁層９はＳｉＯ□からな
る。トランジスタ、キャパシタおよびフィールド酸化膜
１１の全体カバッシベーション膜１２で被覆され、所定
のビットライン用配線層２が形成されている。そして、
アルファ粒子が半導体基板１内に発生させた電子−正孔
対の電荷がスタックド・キャパシタの容量に侵入しない
ように、半導体基板１と同じ導電型で高濃度不純物導入
領域埋込み層１３が基板１内に形成され、その形成位置
は第１又は第２不純物導入領域３，６からの空乏層１４
の最大深さよりも深いところである。この埋込み層１３
がポテンシャルバリアとして働き、電荷の好ましくない
移動を抑制している。

そして、第３図に示したＤＲＡＭセルは第２図のＤＲＡ
Ｍセルとほぼ同じ構造を有しており、第２図の参照番号
と同じ参照番号は同じ部分を示す。この場合のＤＲＡＭ
セルは、第２図のＤＲＡＭセルにおいてフィールド酸化
膜１１と埋込み層１３との間にて発生する電子−正孔対
での電荷が侵入するのを防止するように、半導体基板１
と同じ導電型の高濃度不純物導入領域埋込み層１７が第
１および第２不純物導入領域３，６を下からそ・して横
から取り巻いている。この埋込み層１７の深い部分は第
１図の場合と同じに空乏層１４よりも深いところにあり
、頃の部分も空乏層１４の横方向広がりとは接しないと
ころにある。

〔発明が解決しようとする課題〕

上述したように第２図のＤＲＡＭセルでは、フィールド
酸化膜と埋込み層との間で生じる電子−正孔対に対して
防止できない弱点がある。

また、第３図のＤＲＡＭセルでは、情報読み出し側（ビ
ットライン）の第１不純物導入領域（ソース領域）と埋
込み層とがより隣接するようになって接地側との容量が
大きくなり（すなわち、ピア）容量の増大となり）、読
み出し電圧の変動が小さくなりすぎてメモリーとしての
機能が十分に発揮できない弱点がある。

したがって、本発明では、上述した従来のＤＲＡＭセル
での弱点のないＤＲＡＭセルを提供することを解決すべ
き課題としている。

〔課題を解決するための手段〕

上述の課題が、記憶すべき情報を与えるビットラインに
接続された第１不純物導入領域と、情報を記憶するキャ
パシタの電極を構成するかあるいは該キャパシタの電極
に接続されている第２不純物導入領域と、これら不純物
導入領域の間の上方にあるゲート電極とを有する電界効
果型トランジスタおよび第１および第２不純物導入領域
の下方に形成され、かつ半導体基板と同じ導電型である
高濃度不純物導入領域埋込み層を含んでなる半導体記憶
装置において、高濃度不純物導入領域埋込み層は、第１
不純物導入領域の下方にて該領域からの空乏層の最大広
がりよりも深いところに位置しかつ第２不純物導入領域
の下方にて該領域からの空乏層に隣接するところに位置
することを特徴とする半導体記憶装置によって達成され
る。そして、この半導体記憶装置の製造方法が下記工程
（ア）〜（力）：（ア）半導体基板上にゲート膜化膜を
形成し、該ゲート膜上にゲート電極を形成する工程；　
（イ）イオン注入によって第１および第２不純物導入領
域領域を同時に形成する工程；（つ）前記第２不純物導
入領域を少なくともキャパシタ電極の一部にしてキャパ
シタを形成する工程：　（１）全面に絶縁膜を形成し、
該絶縁膜を選択エツチングして前記第１不純物導入領域
に接続するビットライン用コンタクトホールを形成する
工程；　（オ）高エネルギーのイオン注入によって、前
記半導体基板内で前記第１および第２不純物導入領域の
下方に該半導体基板と同じ導電型の高濃度不純物導入領
域埋込み層を形成し、該埋込み層は少なくとも前記第２
不純物導入領域の下方にて該領域からの空乏層に隣接す
るところに位置させる工程；および（力）前記コンタク
トホールを埋めるようにビットラインの配線層を形成す
る工程；を含んでなる。

〔実施例〕

以下、添付図面を参照して本発明の実施態様例によって
本発明の詳細な説明する。

第１Ａ図〜第１Ｆ図は、本発明に係る半導体記憶装置（
ＤＲＡＭ）の製造工程を説明する該装置の概略断面図で
あり、第１Ｆ図に製作した該装置を示す。

本発明に係る半導体記憶装置としてスタックド・キャパ
シタタイプのＤＲＡＭセルを以下のようにして製造する
ことができる。

第１Ａ図に示すように、半導体基板（Ｐ型シリコンウェ
ハ）２１を用意して、公知の選択酸化法によって厚いフ
ィールド酸化膜２２を形成し、そして、フィールド酸化
膜以外のところにゲート酸化膜（厚さ：約２０ｎｍ）２
３を熱酸化法で形成する。ゲート電極２４．２５をゲー
ト酸化膜２３上に形成する。これらゲート電極は多結晶
シリコンのＣＶＤ成長およびリンゲラフィバターニング
にて所定形状に形成する。

次に、第１Ｂ図に示すように、フィールド酸化膜２２お
よびゲート電極２４．２５をマクスとしてイオン注入に
よって不純物導入領域２６，２７．２８を形成する。例
えば、ヒ素をイオン注入してｎ型領域２６．２７．２８
を形成することになり、領域２６が第１不純物導入領域
（ソース領域：Ｓ）であり、領域２７．２８が第２不純
物導入領域（ドレイン領域：Ｄ）である。

第１Ｃ図に示すように、全面に絶縁膜２９を形成し、不
純物導入領域２７．２８へのコンタクトホール３１．３
２を形成する。この絶縁膜をＰＳＧで厚さ４００ｎｍに
形成し、表面をなだらかにするりフロー加熱処理を施こ
し、リングラフィによって選択エツチングしてコンタク
トホールをあける。

次に、スタックド・キャパシタ３３Ａ　（３３Ｂ）を形
成するために、第１Ｄ図に示すように、まず、その下側
電極３４（３５）となる多結晶シリコン層を表出してい
る第２不純物導入領域２７　（２８）と接触させて全面
に形成し、リングラフィによって所定／　ｓ＋ターンに
選択エツチングする。下側電極３４（３５）の上に層間
絶縁膜３６　（３７）を形成する。この場合には、多結
晶シリコンを熱酸化して生じるＳｉｎ、膜を層間絶縁膜
とする。そして、上側電極３８　（３９）となる多結晶
シリコン層を全面に形成し、リソグラフィによって所定
パターンに選択エツチングする。このようにして形成し
たスタックド・キャパシタ３３Ａ（３３Ｂ）は半導体基
板２１の表面からの厚さＡが、例えば、８００１ｍであ
る。

キャパシタ形成後に、第１Ｅ図に示すように、パッシベ
ーション膜（絶縁膜）４１を全面に形成し、第１不純物
導入領域２６へのコンタクトホール４２を形成する。該
パッシベーション膜４１をＰＳＧで厚さ８００ｎｍとす
れば、半導体基板表面からの厚さＢが１．６廊となり、
ゲート電極２４のところで厚さＣが約１．２−となる。

そして、半導体基板２１内に高濃度不純物導入埋込み層
４４を形成するために、高エネルギーのイオン注入を行
なって、半導体基板２１上のキャパシタ、電極、フィル
ード酸化膜等を貫通させて不純物イオンを注入する。例
えば、注入エネルギーを投影飛程Ｒｐ＝３．６−となる
ように、ボロンを２．５ＭＥＶにて打込み、５　Ｘ　１
０１３／ｃｒ１以上のＰ壁埋込み層を形成する。したが
って、形成した埋込み層４４は、半導体基板表面からの
深さ（第１Ｆ図）は、キャパシタ下方深さＥが２卿（３
゜６−１．６　＝　２．０　）で、ゲート電極下方深さ
Ｆが約２．４声（３，６−１，２＝２．４）で、第１不
純物導入領域のところの深さＧが３．６−である。

次に、第１Ｆ図に示すように、コンタクトホール４２内
の第１不純物導入領域２６と接触する配線（ビットライ
ン）４５を形成して、ＤＲＡＭセルが製作される。この
場合には、ビットライン１本およびワードライン（ゲー
ト電極）２本で２個ＤＲＡＭセルが形成されている。そ
して、ＤＲＡＭセルの使用時に発生する空乏層４６は半
導体基板表面からの距離で１．０〜１．５虜ぐらいに広
がるとすると、第１不純物導入領域２６の下方では３．
６−１．５　＝２．１−となる空乏層４６と埋込み層４
４との間隙距離がある。このような間隙距離があるので
、ビットライン側と接地側との容量を小さく押えること
ができる。また、第２不純物導入領域２７．２８の下方
での空乏層４６と埋込み層４４との間隙距離を小さく隣
接するようにすることによって、キャパシタの容量をさ
らに大きくできる。

上述の実施例はスタックド・キャパシタタイプであるが
、プレーナ・キャパシタタイプのＤＲＡＭにも同様に本
発明を適用することができる。

〔発明の効果〕

本発明によれば、高濃度不純物導入領域埋込み層がビッ
トラインのソース領域（第１不純物導入領域）での空乏
層より離れ、キャパシタの電極の一部であるドレイン領
域（第２不純物導入領域）での空乏層に隣接しているの
で、上述したようにビットラインでの容量を押えて読出
し電圧幅を太き（とることができる。アルファ線に対し
ても従来程度の強さがあり、より信頼性の高いメモＩＪ
　＋セルとすることができる。

【図面の簡単な説明】

第１Ａ図〜第１Ｆ図は、本発明に係る半導体記憶装置の
製造工程を説明する該装置の概略断面図であり、 第２図は、従来の半導体記憶装置の概略断面図であり、
および 第３図は、別の従来の半導体記憶装置の概略断面図であ
る。 ２１・・・半導体基板、 ２４．２５・・・ゲート電極、 ２６・・・第１不純物導入領域、 ２７　、２８・・・第２不純物導入領域、３３Ａ、３３
Ｂ・・・スタックド・キャパシタ、３４．３５・・・下
側電極、 ４４・・・高濃度不純物導入領域埋込み層、４５・・・
配線（ビットライン）、 ４６・・・空乏層。

Claims (1)

1. 【特許請求の範囲】 １、記憶すべき情報を与えるビットラインに接続された
   第１不純物導入領域と、情報を記憶するキャパシタの電
   極を構成するかあるいは該キャパシタの電極に接続され
   ている第２不純物導入領域と、これら不純物導入領域の
   間の上方にあるゲート電極とを有する電界効果型トラン
   ジスタおよび前記第１および第２不純物導入領域の下方
   に形成され、かつ半導体基板と同じ導電型である高濃度
   不純物導入領域埋込み層を含んでなる半導体記憶装置に
   おいて、 前記高濃度不純物導入領域埋込み層は、前記第１不純物
   導入領域の下方にて該領域からの空乏層の最大広がりよ
   りも深いところに位置しかつ前記第２不純物導入領域の
   下方にて該領域からの空乏層に隣接するところに位置す
   ることを特徴とする半導体記憶装置。 ２、下記工程（ア）〜（カ） （ア）半導体基板上にゲート膜化膜を形成し、該ゲート
   膜上にゲート電極を形成する工程；（イ）イオン注入に
   よって第１および第２不純物導入領域を同時に形成する
   工程； （ウ）前記第２不純物導入領域を少なくともキャパシタ
   電極の一部にしてキャパシタを形成する工程： （エ）全面に絶縁膜を形成し、該絶縁膜を選択エッチン
   グして前記第１不純物導入領域に接続するビットライン
   用コンタクトホールを形成する工程； （オ）高エネルギーのイオン注入によって、前記半導体
   基板内で前記第１および第２不純物導入領域の下方に該
   半導体基板と同じ導電型の高濃度不純物導入領域埋込み
   層を形成し、該埋込み層は少なくとも前記第２不純物導
   入領域の下方にて該領域からの空乏層に隣接するところ
   に位置させる工程；および （カ）前記コンタクトホールを埋めるようにビットライ
   ンの配線層を形成する工程； を含んでなることを特徴とする半導体記憶装置の製造方
   法。