JPH025173A - データ処理装置および通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は２つ以上の処理ユニットを有するデータ処理シ
ステムに関する。本発明はまた、そのデータ処理システ
ムの処理ユニット間の通信を与えるのに適しているが、
ローカルネットワークや１個の半導体ウェハに集積され
た回路のような他の通信環境にも適用されうる複数の経
路ｊ１定手段を有した通信システムにも関係する。

従来のＶＬＳ　Ｉ中央処理装置（ＣＰ　Ｕ）は命令ユニ
ット、ｍｌＫｍ理ユニット、レジスタのファイルおよび
ＣＰＵを外部メモリ装置に接続する１つの（または複数
の）バスの４つの機能部分よりなっている０通常の動作
は、メモリ装置から命令を取出し、そしてその命令をバ
スを通じて命令ユニットに送ることよりなる０次に演算
論理ユニットが命令ユニノ）からの制御信号に応答して
バスを介しレジスタおよびメモリ装置からデータを読出
し、そしてそれらのレジスタおよびメモリ装置に新しい
データを嘗込む。通常レジスタ・ファイルは多数の汎用
レジスタと、スタックポインタやステータスレジスタの
ような専用レジスタを具備している。しかし、すべての
従来の中央処理装置に共通な１つのレジスタは次の命令
のアドレスを識別する役割をするプロゲラ１カウンタで
ある。

近年、中央処理装置の処理速度が劇的に増加しており、
同様の技術を用いて実施される場合には、データ処理シ
ステムの全体の動作速度はＣＰＵが命令を実行しうる速
度ではなくてＣＰＵとそれに関連するメモリ装置との間
でデータが転送されうる速度によって決定されることが
現在では受入れられている。この問題は、システム性能
を改善する高速の（ただし小形の）メモリ装置よりも大
形の（ただし低速の）メモリ装置の方が好んで選択され
る大形プログラムを実行するように設計された機械では
大きくなる。

システムの動作速度を改善するための技術が知られてい
るが、これらの技術は、価格の増加に加えて、新しい制
約を生ずる。さらにこれらの技術は、特に多数の別々の
メモリ装置が全体のアドレス指定可能なスペースを構成
している場合に性能に影響を及ぼすことになりうるバス
に関係した速度の問題を４策しない。

従って、本発明の第１の態様における１つの目的は２つ
以上の処理ユニット間に処理が分散される形式の改良さ
れたデータ処理装置を提供することである。

分散されたプロセッサを有する形式のデータ処理システ
ムでは、プロセッサと遠隔のメモリ装置との間に通信シ
ステムが設けられなければならない。従来の処理システ
ムでは、さらに他の処理装置を付加したことにより、バ
スが完全にロードされた状態になると、全体の処理能力
に収穫逓減を来たし、従って利用しうる帯域幅を増大す
ることが必要となる。この種の問題は、多数の装置が互
いに通信しなければならず、各装置と１つおきの装置と
の間に個々の通信リンクを設けることができない多くの
環境において発生する。公知の解決策は４つの種類、す
なわちバス、リング・クロスポイント、および蓄積交換
（ｓｔｏｒｅ−ａｎｄ−ｆｏｒｗａｒｄ）に分類されう
るが、勿論多数のハイブリッド・システムを伴う、従っ
て、本発明の第２の態様における１つの目的は改良され
た通信システムを提供することである。

本発明の第１の態様によ樅ば、２つ以上の処理ユニット
を有するデータ処理装置において、２つ以上のメモリ・
ユニットと、前記処理ユニットおよび前記メモリ・ユニ
ット間に通信を与える通信システムを具備し、前記処理
ユニットのそれぞれが、各プロセスに関するデータをそ
れぞれ受取ることができる複数のレジスタ・セットと、
第１のプロセスが前記通信システムを通じて供給される
第１のデータを必要とする場合に前記レジスタ・セット
の第１のものにアクセスすることにより前記第１のプロ
セスを処理し、前記通信システムを通じて供給されるべ
き第１のデータを前記通信システムを通じてリクエスト
し、前記第１のデータを受取って前記第１のプロセスの
処理を中断し、そして第２のレジスタ・セットにアクセ
スすることによって第２のプロセスを処理するための処
理手段を具備することを特徴とするデータ処理装置が提
供される。

本発明の第１の態様によるデータ処理装置の利点は、付
加されるユニットの数が多くなるにつれてパーフォマン
スとコストの比が大幅に低下することのないハイパワー
・コンビエータを構成しうるようにする点である。これ
は、最初の処理に対するデータを待っているあいだに第
２の処理に向う処理ユニットをデータ転送がホールドア
ツプしないからである。

好ましい実施例では、同じ処理ユニットで行われる幾つ
かの処理が通信システムから戻されるべきデータをそれ
ぞれ待っていてもよい、好ましくは、すべてのデータ・
リクエストがその通信システムを通じてなされ、処理ユ
ニットのいずれにも専用のアドレス指定可能メモリ装置
が設けられない。さらに、すべてのデータが通信システ
ムを通じてアクセスされなければならないのみならず、
好ましい実施例では、メモリ装置のうちの任意のものか
らデータが選択的に続出されうる。

本発明の第２の態様によれば、伝送手段によって接続さ
れた複数の経路指定手段を具備する通信システムにおい
て、前記経路ｔｒｒ定手投手段れぞれが少なくとも２つ
の入力ポートと少なくとも２つの出力ポートを有し、前
記入力ポートは各先入れ先出しくＦＩＦＯ）メモリ・デ
バイスを通じてデータ・パケットを受取るようになされ
ており、前記データ・パケットはローカル宛先ワードを
含む複数の一時的に分離されたワードを有し、前記ワー
ドのそれぞれが複数の空間的に分離されたディジットを
有し、前記経路指定手段はパケットのローカル宛先ワー
ドに応答して前記少な（とも２つの出力ポートのうちの
１つにパケットを選択的に送るための手段と、前記経路
指定手段内でのデータの衝突を防止するために各ＦＩＦ
Ｏの伝送特性を制御するための手段を具備していること
を特徴とする通信システムが提供される。

オーバロード・バスの問題および付加的な帯域幅を与え
ることに関連するその後の問題が、本発明の第２の態様
によれば、公知のリング、クロスポイントおよびＮ積交
換の特徴を有するハイブリッド・システムを提供するこ
とによって克服される。このようにして、リングにおけ
るように各経路指定手段においてデータが緩衝されるが
、実際の通路はクロスポイント・システムにおけるよう
に変化する。さらに、グリッド・ロックを防止するため
に、データは蓄積交換システムにおけるようにＦＩＦＯ
（複数）に記憶されうる。

好ましい実施例では、各経路指定手段および好ましくは
入力ポートに接続されたその手段に関連したＦＩＦＯ（
複数）が１個のチップ上に作成され、ネットワークを標
準ユニットで構成しうるようにする。好ましくは、各経
路指定手段が４つの他の経路指定手段に接続されうるよ
うに十分なポートが設けられる。そのネットワークは二
次元グリッドとしであるいは多次元ハイバーキュブとし
て構成されうる。

好ましくは、本発明の第１の態様によるデータ処理シス
テムは本発明の第２の態様による通信システムを有して
いる。データのリクエストは、経ａ　１１　定手段によ
って１つのメモリ・ユニットに指定されそしてそのメモ
リ・ユニットによって解釈されるパケットを通信システ
ムに送ることによってなされる。

前記第２の態様の他の好ましい実施例では、経路指定手
段はローカルエリアネットワークのノードである。同様
の経路指定手段によって複数のネットワークを接続して
もよく、その場合の結合通信はセカンドレベル・エリア
ネットワーク（ｓｅｃｏｎｄＩｒｖｅｌ　ａｒｅａ　ｎ
ｅｔｗｏｒｋ）と呼ばれる。

他の好ましい実施例では、前記第２の態様による通信シ
ステムは１個の半導体ウェハ上に作成されうる。好まし
くは、前記第２の態様による通信システムを有しうる前
記第ｔの態様によるデータ処理システムは１個の半導体
ウェハ上に集積される０本発明の誤り許容機能のために
この技術に有利に適用されうる。従って、好ましくは、
経路指定手段は、パケットが回路の損傷された領域に送
られないように作成後に自動的にプログラムされるー 以下図面を参照して本発明の実施例につき説明しよう。

通常コンピュータと呼ばれているデータ処理システムが
第１図に示されており、これは多数の処理袋！　（ＣＰ
Ｕ）、多数のメモリ・バンクおよび少なくとも１つの専
用データ処理装置を具備している。２ｇのＣＰＵ、ＣＩ
およびＣ２，２個のメモリ・バンクＭ１およびＭ２、お
よびＦＰＵ　（浮動小数点ユニット）の形をしたデータ
処理装置が示されている。各種類のユニットの数はそれ
よりも多くてもよく、また各ＣＰｔＪは同一である必要
はなく、そのことは専用ユニットについても該当する。

ＣＰＵ、ＣＩの場合には第２図に示されているように、
各ＣＰＵは処理されるべきプロセスに対して１つのグル
ープのレジスタ・セットＲ１、Ｒ２−−−−−・・（文
脈と呼ばれる）を有している。フラグＦ１、Ｆ２、−−
一一一＝・は各文脈Ｒ１、Ｒ２におけるプロセスが特定
の時点で処理されうるかどうかを定義するための手段を
与える。ＣＰＵは、フラグＦ１、Ｆ　２−−−−−で示
されているように現在処理されうる文脈のうちの１つ以
上を選択するようになされたセレクタＳをも有している
。選択される文脈はそのセレクタＳによってＣＰＵのプ
ロセッサＰに送られ、そこでその文脈に含まれた命令に
従って処理される。プロセラ５Ｊ　Ｐは、それがメモリ
またはＵｌのようなユニットに対するアクセスをリクエ
ストしうるアクセス・パスＡ１を有する。

プロセッサＰはそのようなリクエストのそれぞれに識別
情報を付着するようになされており、一般にその識別情
報はメモリまたは他のユニットからの応答と一緒に戻さ
れる。第１図に示されているように、アクセス・パスＡ
１は各ルータ（ｒｏｕ　ｔｅｒ）Ｒ１によって送信バス
ＳＢに接続されている。応答は応答バスを通じてＣＰＵ
、ＣＩで受取られ、そして、フラグＦ１、Ｆ２・・・・
−に、そしてレジスタ・セットＲ１、Ｒ２−−−−一・
に適用される。第１図に示されているように、応答バス
Ｂ１は受信バスＲＢからメツセージを受取るルータＲ２
から延びている。

システムに含まれているＣ２のような他のＣＰＵ（複数
）は第２図に示されているような要素よりなるであろう
が、他の点では異なっていてもよい。

ユニットＵ１、ＭｌおよびＭ２は、集積パッケージとし
て購入しうる公知の構造の装置、例えばアドレス指定可
能なメモリを具備している。さらに、他ユニットはパケ
ットを受信しかつ解釈するコントローラをも具備してい
る。例えば、メモリ・コントローラは１つの命令に応答
してデータのブロックを転送することができるとともに
、処理装置の命令組の詳細でプログラムされることがで
き、データのブロックを予め定められた長さに達するま
でまたはメモリの他の領域への分岐に対する命令に達す
ると読出しうるようにする。スピン・ロッキング・シス
テムでは、メモリ・コントローラはメモリ・ロッキング
手段を具備しうる。

コンピュータは、レジスタを複数の組として配列された
少なくとも１つのベクトル型プロセッサをもって構成さ
れうるちのであり、その場合、データのブロックが１つ
のリクエストに応答して供給される。プロセッサは多数
の異なる種類のものよりなりうるが、典型的には、好ま
しくは１６または３２ビット・ワードで動作する従来の
マイクロプロセッサに匹敵する処理能力を有する。送信
バスＳＢおよび受信バスＲＢはすべてのユニットに共通
であり、それらのユニットは各アクセス・パス、応答バ
スおよびルータによってそれらのパスに接続されている
。アクセス・パスは符号Ａで示され、応答バスは符号Ｂ
によって示され、ルータは符号Ｒによって示されており
、各場合に適当な添字がつけられている。

システムの動作時には、そのＣＰＵのあるいはＣＰＵの
個数がｆｉｌ１以上である場合には各ＣＰＵのセレクタ
Ｓがレジスタ組Ｒ１、Ｒ２−−−−−−−から実行可能
なプロセスを拾い、次にプロセッサＰがメモリ・バンク
ＭＬＭ２−・・−・のうちの（例えば）１つに対するア
クセスを必要とするまで、選択されたプロセスのために
命令を実行する。次にプロセッサＰが典型的にはメモリ
読出しまたは書込みのための該当するメモリ・リクエス
トを送り出し、プロセスがもはや実行可能でないことを
知らせるようにフラグＦ１、Ｆ　２−−−ｍ−−のうち
の該当する１つを条件づけ、そして実行可能なものとし
てフラグをたてられた次に利用できるプロセスをセレク
タに選択させる。メモリ・リクエストは奇数番目のルー
タＲおよび送信バスＳＢを通じて正しいメモリ・バンク
に送られ、プロセッサＰは新しく選択されたプロセス（
または一連の１つ以上のプロセス）に応答して命令を実
行する。それよりある時間の後に、最初のリクエストに
対する応答が偶数番目のルータＲおよび受信バスＲＢを
通じてメモリ・バンクＭ１から受取られる。その応答は
各レジスタ組Ｒ１、Ｒ２−一〜−と最初のプロセスが再
び実行可能となったことを知らせる各フラグＦ１、Ｆ２
−・−に与えられる。それからある時間経過後に、プロ
セッサＰがある他のプログラムの実行を中断すると、セ
レクタＳが最初のプロセスを再び選択し、プロセッサが
そのプロセスの実行を継続する。続いて１つのメモリ・
バンクに対する他のリクエストが必要とされることがあ
り、その場合には、プロセッサが再びメモリ・リクエス
トを送り出し、最初のプロセスの実行を再び中断する。

このようにして、多数のプロセスを実行することが互い
に適合される。さらに、このシステムは、特定の要素が
ネックとなることなしに各要素を複製することによって
拡張さｂうる。各要素の比と絶対数は異なる要件に適合
するように変更されうる。送信バスＳＢは、単一のメモ
リ・バンクＭがリクエストを受取ることができるよりも
迅速にそれらのリクエストを受取ることができるが、リ
クエストが並列に受取られる幾つかのメモリ・バンクＭ
１、Ｍ　２−−一−−−にリクエストを渡すことができ
る。ＣＰＵは、例えば利用可能な処理能力をすべての文
脈に対して公平に共用するようにするために、１つのメ
モリ・バンクまたは専用のデータ処理装置に対してメツ
セージを伝送する場合以外の時点で文脈を切換えること
ができる。例外的な状況では、ＣＰＵは、応答が予期さ
れていないメツセージを送ることがあり、従ってその場
合にはプロセスを切換えない。

第１図に示されているように多数のＣＰＵが装着されて
いる場合には、メモリ・バンクＭまたは専用データ処理
袋ＲＵから受取られた応答における識別情報はＣＰＵコ
ードとプロセス・コードを含んでいるので、その応答は
正しいＣＰＵに送られる。さらに、すべてのＣＰＵが同
一である必要はなく、例えばあるものと人工知能言語、
グラフィックスまたはフーリエ変換等に適合した特別の
プロセッサであってもよい。

ＦＰＵ　　Ｕｌのような専用データ処理装置がメモリ・
バンクと同じようにして反復されうる。このような装置
に送られるリクエストは１つの組のオペランドよりなり
うるちのであり、結果が各文脈識別子と一緒に戻される
。専用データ処理装置の方がメモリ・バンクより多くて
もよく、あるいはＦＰＵのようなユニットがパイプライ
ン化（ｐｉｐｅｌ　１ｎｅｄ）された場合に非常に高速
の処理が必要とされる場合には、必要に応じてその逆で
あってもよい。

第１図に示されたシステムはパイプライン化（ｐｉｐｅ
ｌｉｎｉｎｇ）に特に連合している。この技術は、幾つ
かの連続した命令の異なるフェーズの重複実行を可能に
する。命令Ａ、Ｂ、Ｃ−−−−−・〜を実行する場合に
各命令が５つのフェーズを必要とするならば、命令Ａに
対するフェーズ１を実行し、次に命令Ａに対するフェー
ズ２のパフォーマンスに命令Ｂに対するフェーズｌを重
複させ、そして順次そのようにしてパイプラインを状態
Ａ５、Ｂ４、Ｃ３、Ｄ２およびＥｌで充満させる。この
ことは１つのＣＰＵを形成するすべての要素が順次的に
ではなく同時的に用いられるという利点を有する。命令
Ａの結果が命令ＢまたはＣに対する入力として必要とさ
れる場合、およびＢが、Ａの結果が知られるまで実行す
ることができず、命令ＣＳＤ等をどこで見つけ出せばよ
いかを決定するのを困難にする条件付き飛越しである場
合に、問題が生ずる。

上述したシステムのＣＰＵに対しては、修正された形態
のパイプライン化が実施されてもよく、その場合には、
各パイプライン・ステージは異なる文脈に属する。この
ことは、パイプライン化されたアーキテクチュアのより
大きいスループットを得ながら、１つの命令の結果が他
に影響を及ぼすことができないようにする。

第１図に示されたシステムでは、送信および受信バスＳ
ＢおよびＲＤとルータＲが、従来のコンピュータにおけ
るメモリ・アクセス・バスを与えるシステム・バスに代
えて用いられている。従来のマイクロコンピュータ・バ
スと異なり、各メソセージは１つ以上のルータに入り、
そこで緩衝されそして他側から出て来る前に１周期のあ
いだ記憶されるが、従来のマイクロコンピュータでは、
バスは等価なユニットに沿って通り、直ちにすべてに対
して電気的に接続される。図示されたシステムでは、完
全なメツセージを構成するのに必要なビットの数はルー
タを接続する導体の数よりも多く手もよく、従って通常
の通り各メツセージは幾つかのトランザクシロンよりな
りうる。メソセージが各ルータで緩衝される場合、幾つ
かのメツセージがバスＳＢまたはＲＢの異なる部分に同
時に存在し、そのバスに沿って互いに追従しろる。

１つのメツセージがそれの意図された宛先に到達すると
・それに接続されたルータがバスからメツセージを回収
し、そしてそれを宛先に送る。このシステムにおいては
、すべての接続が短＜、従って１つのルータから他のル
ータへの伝送は従来のバスにおけるよりも速くな、りう
る。１つのメツセージが送信バスＳＢを通って出て受信
バスＲＤを通って戻るのに要する時間は従来のシステム
よりも長いが、多数のメツセージが各バスに沿って同時
に進行しうるので、多数の文脈を用いることによってバ
スの全スループフプを従来のシステムよりも大きくする
ことができ、従ってメモリがアクセスされている状態で
リクエストの伝送と応答との間に静止期間が存在しない
ので、上述のように要する時間が長いことは不利益では
ない。

第３図は、第１図の送信および受信バスが飽和状態とな
りうる意思上にＣＰＵの数を増加させうるようにするた
めに多数のシステム・バスを用いて第１図のシステムを
発展させたものを示している。第３図に示されたシステ
ムは多数のＣＰＵおよび第１図のように１つ以上のＦＰ
Ｕをプラスしたメモリ・バンクを、周辺装置と一緒に用
いて構成されている。ＣＰＵ　（複数）、メモリ・バン
クおよびＦＰＵは第１図と同様の符号で示されている。

しかしながら、各ルータの３つのチャンネルは、内に５
つ、外に５つの合計１０に延長され、従ってバスのセク
シフンが種々のユニット間に多数の交互ルートを与える
バス・グリッドＢＧを形成する。グリッドのエツジにお
けるバス・セクションは使用できないものとしてフラグ
をたてられうるかあるいは反対側のエツジのまわりに巻
きつけられうる。

本発明のこの形態では、前述の場合と同様にリクエスト
はＣＰＵ　（複数）で発生し、応答はメモリ・バンク　
（複数）ＭおよびＦＰｔＪ　（複数）で発生し、これら
が各対角線リング（バス・セクション）の１つに沿って
該当するルータＲに送られる。

そこから、映像は、各ルータにおいて、３つのルートの
選択が可能である場合を除き、宛先に到達しなければ、
第１図におけるようにルータからルータへと送られる。

宛先は「２北」、「４束」のように各方向におけるステ
ップの数によって識別される。ルータは北または東の隣
接したルータにメソセージを送るが、他のトラフィック
に応じて選択しうる。次に宛先一致は、メソセージが対
角線バス・セクションを通って付設ユニットまたはメモ
リ・バンクに送られる所望の宛先におけるルータに到達
するまで、各ルータで更新される。リクエストと応答は
かならずしも同じ通路を反対方向に進行しないが、一般
には２つのメソセージが同様の通路によって進行するで
あろう。

ルータは、他のチャンネルが何をしていようが、任意の
対の入力および出力ポート間にメツセージを送るように
構成されている。すでに使用されている任意のチャンネ
ルに対して１つのメツセージが到達すると、ルータはそ
のメツセージを記憶するかあるいは出力が得られるまで
入力を遅延させる。グリッド・ロックを回避するために
、各ルータは完全なメツセージを記憶するのに十分な緩
衝を有する。

第３図の構成に対しては修正がなされうる。六角形、立
方体またはハイバキュウビソクのような他のグリッドが
四角形のグリッドに代えて用いられうる。１０のポート
・ルータを有する１６のデイメンシランを有するハイバ
キュウビフク構造のノードが第４図に示されている。四
角形グリッド形態は、北と東または東と西を交互にして
一方向に「ストリート」を作成することによって簡単化
されうる。活性ユニット、すなわちＣＰＵ（複数）、Ｆ
ＰＵ　（複数）等は必要な任意の混合でノードに接続さ
れうる。

上述したようなシステムでは、コンピュータに通常設け
られる通常の割込機能は必要とされない。

周辺装置はそれがサービスを所望するまで１つのメツセ
ージに応答できないことによってプロセスを遅らせうる
。ＣＰＵを占有状態に保持するのに十分な文脈が存在し
ているならば、パフォーマンスの劣化は生じない。しか
しながら、時間切れとなった後に遅延されたタスクをア
ンジャム（ｕｎｊａｗ）するためのある種の手段が所望
される。都合の良いことには、メツセージ経ｔｅｔｔｔ
定はメツセージが進行しなければならない北（負であれ
ば南）および東（負であれば西）のノードの符号のつい
た数を定漿するために最初のバイト　（１つまたは複数
の）をコード化することによって実現される。メツセー
ジが進行するにつｔｔて、これらのカウントは適切にイ
ンクレメントまたはデクレメントされる。両方のカウン
トがゼロに達すると、宛先に到達し、メソセージがロー
カル・ユニットに経路指定される。任意の替りエストに
対するリターン・アドレスはメンセージそれ自体で包ま
れているかあるいはメツセージ内の固定位置を占有しか
つメツセージが主経路指定とはちょうど逆の！！様で進
行するにともなって修正されうる。復帰アドレスが最初
にゼロにセットされると、その復帰アドレスは自動的に
リクエスト・アドレスと同一となる。

上述のようにして経路指定されたメツセージがＮ／Ｓと
Ｅ／Ｗの両方向にある距離だけ進行しなければならない
場合には、ルータが任意のアルゴリズムに従っていずれ
かの方向を自由に選択する。

特に、１つの方向における出力ポートが使用されている
場合には、他の適当な方向を選択しなければならない。

しかし、これらのうちの１ツの方向に進行すべきステッ
プの数がゼロにまで低下すると（すなわち正しい行また
は列に達すると）、ゼロにオフセントされた残りを減少
させる方向にだけメツセージを通常送らなければならな
い。所望のポートが現在用いられているとしても、メソ
セージは正しい行または列から外れて経路指定されない
ことが好ましい。なぜならば、そのようなサイドステッ
プは後で反転されなければならず、それがため、所望の
ポートが自由になるのを待つよりも長くかかるであろう
からである。しかし、第３図のグリッドが一部分である
べきであるすなわち幾つかのノードが完全に欠落してい
るべきであるという要求が生じうる。このような状況で
は、ルータがこの事実を知っていなければならない。

明らかなことであるが、メツセージをそのような不存在
のグリッド・ポイントに経路指定してはならず、従って
先行のルールは無効とされ、メツセージは「サイドウェ
イＪ　（ｓｉｄｅｗａｙｓ）に経路指定されうる。この
ような状況では、たとえ事実上の宛先に接近させるよう
に見えても、メツセージはそれが出て来たノードに経路
指定されてはならない。

前述のように、通常故障のために生ずる遅延されたタス
クをアンジセム（ｕａｊａｓｍｉｎｇ）するための手段
を設けることが望ましい、防御しなければならない２つ
の種類の故障が存在する。すなわち、ソフトとハードの
故障である。ソフトの故障は通常１個のビ・７トまたは
小さいグループの関連したビットだけを汚染される過渡
的なエラーであり、ノイズまたはアルファ粒子汚染のよ
うな原因から生ずる。ソフトの故障は頻繁にではなくラ
ンダムに発生する。ソフトのエラーに対処するためには
多数の技術が存在する（パリティ・ビットでもって冗長
度を増大させること等によって）が、これらの技術はす
べて事実上効果がないであろう、ハードの故障は部品の
故障であり、それはいったん発生すると、本質上永久的
である。

ソフトの故障は、検知されたとすると、故障の生じた動
作を再度行うことによって補正されうる。

ここで考慮されている詳細のレベルでは、主たる問題は
すべてのソフト故障が確実に検知されるかという点であ
る。ハードの故障に対処するためには２つの方法が知ら
れている。すなわち並列ハードウェアとチエツクボイン
ティングである。並列ハードウェアは主たる部品が故障
した場合に（勿論その故障が検知されるとして）取って
代わる複製品をあらゆるシステムまたはサブシステムが
有していることに依存する。この技法は高価なハードウ
ェア複製を必要とする。チエツクボインティングも多数
の組のハードウェアを必要とする（１つの組が故障した
場合には他の組が作用するように）が、エラーが存在し
ない場合にはすべての異なる組のハードウェアを独立に
動作させうる。本発明を具現したコンビエータに容易に
通用されうるのは主としてソフトウェアをベースとした
技術であり、シーケンスとして実施される多数の別々の
動作に各文脈またはタスクを分割し、モして各対の動作
の間で、十分なデータが記憶され（チエツクポイントさ
れ）、動作に故障が生ずると、チェノクポイントから開
始されうるようにすることを含む。両者の方法において
、主たる要件は、交換ハードウェアの使用とタスクの最
後のチエツクポイントからの復帰をトリガするためにエ
ラーが検知されることである。

パケット・グリッドにおけるエラーは２つの形式、すな
わちパケットがグリッドをまわって進行する場合のパケ
ットの汚染と使用時におけるノードの死として現われ、
前者について最初に考慮する。いわゆる「ハートビート
」クロック信号がグリッドのすべてのノードに存在し、
それはパケットがパケット・グリッドを交差するのに要
する時間と同じ大きさのオーダの周期で刻時する。同期
する必要はないが、各ノードにおいて同じ走度で刻時す
る。パケット・グリッドをめぐって送られているパケッ
トはルータからルータに通過するときに汚染され、この
ことが生じたことを検知することが必要であり、それは
チエツク値またはＣＲＣをパケットに付けることによっ
て簡単に行われうる。しかし、その場合には、ＣＲＣを
いつチエツクすべきかということを、故障が生じたとき
にどのような処置をとるべきかが問題となる。パケット
はルータからルータへとできるだけ速く通過されるので
、ルータが１つのパケット全体を内部記憶装置に保持す
ることはまれである。ＣＲＣが到達し、チエツクされそ
して故障であるとわかった時点までに、パケットのヘッ
ドは幾つかのルータをさらに通過していることがありう
る。従って、受信ルータ（パケットをそれの宛先きＣＰ
Ｕ。

ＦＰＵまたはメモリに切換える）がＣＲＣをチエツクし
、汚染されたパケットを放棄することが必要である。そ
れとは対照的に、受信ノードが故障パケットを検知し、
それを無視するのは容易である。

パケットが汚染のため放棄されると、システムの動作継
続を確保するために、そのパケットは再度伝送されなけ
ればならない。これに対しては３つのアプローチが存在
するが、それらのうち３番目のものが最も信頼性が高い
。

第１のアプローチは各パケットが起点ノードアドレスを
含むようにすることである。パケットの受信者は起点ノ
ードの再送リクエストを送ることができる。しかし、こ
れは汚染したものが起点アドレスでありうるという難点
がある。

２番目のアプローチでは、ルータ（複数）がリング・バ
ッファの形をした出力Ｆ■ＦＯ（先入れ先出し方式）を
有するようにすることである。パケットが受信ルータに
より誤まって読取られたことを示す新しい信号バンドパ
ケット（Ｂ　ａｄ　Ｐ　ａｃｋｅｔ）がルータ間のイン
タフェースに加えられる。パケットが到着すると、受信
ルータがＣＲＣを計算しくこれをできるだけ速く送りな
がら）、ｃＲｃが故障を表示すると、パケットの終りで
パッドパケットを主張する。ルータ（パケットを発信し
ているもの）は、パケットが発信されてしまうまで出カ
パケソトをそれのリング・バッファ内に保持する（すな
わち入力データをそれに重ね書きさせない）。パケット
の終りでパッドパケットが受信されると、バッファ・ポ
インタが操作されてパケットのスタートに戻され、これ
によりパケットが再送され、パッドパケットが受信され
ない場合には、セーブされたパケットを含むメモリが重
ね書きささうる。汚染されたパケットはそれの宛先まで
継続し、そこで放棄され、それの後に接近して続くもの
が正しいコピーとなる。このアプローチは、データの流
れに障害が生じた場合に可能な限り最も速く再送を行う
が、それはｉ！４御信号パケットスタート（Ｐ　ａｃｋ
ｅｔ　Ｓ　ｔａｒｔ、ノットレディ（ＮｏｔＲｅａｄｙ
）およびパッドパケットにおける障害に影響されやすい
。

障害補正のための好ましい機構は、すべてのパケッ］・
が応答を有しかつパケットの送り側（ｓｅｎｄｅｒ）が
、時間切れにともなって、応答を待つようにするもので
ある。これを行うための機構について下記に説明する。

一定の期間内に応答が受信されない場合には、リクエス
トが再送される。パケットの内容は、応答ノードが同じ
リクエストの２つのコピーを受信するかどうか問題でな
いようなものでなければならない（なぜならば、汚染し
た状態で到着した最初のリクエストに対する応答が帰路
においでｔη染され、従って破壊されるからである）。

１つの汚染パケット・モードについてさらに考える。パ
ケットのヘッドにおける経路指定情報が汚染している場
合には、それは誤まったノードに送られる。これが正当
なノードであれば、そのパケットは正しくないＣＲＣが
到着したときに破壊されるであろう（経路指定情報は勿
論ＣＲＣに含まれていなければならない）。しかし、そ
れが誤まって経路指定されるノードは存在していないか
あるいは死んでいるかも知れない。この場合には、経路
指定システムの死ノード処理によりパケットがグリッド
のまわりで飛びはねさせられ、所望のノードに引き続い
て到達しようとするが、死ノードに到着すると偏向され
る。このようなパケットはグリッドを不確定にさまよう
傾向があり、かつ参照を容易にするためにゴースト・パ
ケットと呼ばれる。各ルータに対する修正のためそのル
ータが死んだとしてフラグをたてられた隣接ノードにア
ドレス指定されたパケットを破壊する。しかし、このこ
とは、アドレス指定された死んだノードがブロックの中
心または実際に存在するグリ・ラドの領域の外側にある
場合には通しない。すなわち、ルータはそれが実際に死
んでいるかあるいは見ｊＪｌけ上死んだノードが生きた
ノードへの直接の通路を単に遮断しているだけなのか知
ることができない。

ノード障害（それは、ローカル・リソースまたはそれの
ルータが信頼できない場合にはノードは死んだものとし
てマークされるので、ルータ障害を含む）もゴースト・
パケットを発生しうる。ノードが故障したときに、それ
のすべての隣接ノードに対して「デッドＪ　（ｄｅａｄ
）信号を（デフォルトによって）発生ずることが発明の
実施の要件である）。これは、それを通って送られてい
るメソセージを停止させる。しかし、故障したノードに
アドレス指定されたメソセージが発生され、このノード
で発生したメソセージに対する応答も他のノードからの
メツセージも特定のノードが死んだことをまだ知らず、
これらが今度はゴースト・パケットとなる。

しかし、ハートビート・クロックによりルータは、最大
トランシット時間より長い値を現在のハートビート・カ
ウントに加算することによって得られた満期時間を有す
るノードから各パケットが発信されて時間スタンプ（ｔ
）ｍｅｓｔａ…ｐｅｄ）　されるにつれて、ゴースト・
パケットを検知し、処分することができる。次に各ルー
タはこの時間スタンプをそれ自体のハートビートと比較
し、現在の時間が満了時間より大きいかそれに等しいな
らば（カウンタ・ランプ・アラウンドを先約することを
覚えていて）、パケットを破壊する。ハートビートが十
分に遅い場合（通常のルータからルータべのトランシッ
ト時間よりはるかに艮い）場合には、等個性に対する単
純な比較で十分でありうる。非常にまれに良好なパケッ
トが遅すぎる速度で進行したがために破壊されるかどう
かは問題ではない。

これはソフト・エラーとして登録する。他の実施は、送
信側が現在のハートビートをもって時間スタンプし、差
が所定の値を超えた場合にパケットを破壊するようにす
ることである。

ゴースト・パケットの問題に対する他の解決策はパケッ
トが各ノードを通過するときに減少されるノード・カウ
ントをパケットに含ませるようにすることである。ルー
タは、ゼロに達するとパケットを殺す。これはさらに正
確であり、宛先に到着できないと直ちにメツセージを殺
すが、各ルータにおいてメツセージを変更することを含
む。このことはルータの速度と複雑性に対して影響を及
ぼし、ＣＲＣが各伝送に対して再計算されなければなら
ないことを意味する。

すべてのハートビート・クロックが常にほとんど同一で
あることが橿めて重要である。概略説明されたエラー補
正方式は、パケット・グリッドのクロッキングにおける
非常にまれなエラーからの［ｆｌを浜酌するが、このこ
とはハートビート・クロックにエラーが存在しないこと
、あるいは非常に大きく離れたところに移動する前にク
ロックを同じ値にリセットすることによってエラーが堆
積するのを停止させる機構を必要とする。ノードにおけ
るハートビート・クロックを同じ値にリセットするため
に用いられうる放送機構がパケット・グリッドで利用で
きることが好ましい。事実、この機構はすべてのノード
にハートビートを分配するために用いられうる（すなわ
ち、１つのマスター・ノードが一定の間隔で他のすべて
のノードに新しいハートビート値を分配する）。これは
ルータに放送を解釈させるための高いコストを回避する
。

メツセージが失われたことをノードが決定する時間切れ
はメソセージが受信されるために許容される時間切れの
少なくとも２倍でなければならない（応答パケットがそ
れに対する応答であるパケットの時間切れを継承するこ
とが有益でありうるが、その場合には、ノード時間切れ
はこの値よりも単純に大きくなければならない）。ノー
ドが時間切れを検知すると、それは少なくとも１回かつ
好ましくはマイクロコードまたはソフトウェア・レベル
で行われうるそれよりも多い回数だけ再トライしなけれ
ばならない、メツセージを送ろうとする一連の試みが失
敗すると、ノードが死んだことを報告するのに通したア
クションをとりかつタスクをそれらの最も最近のチエツ
クポイントから再スタートすることのような回復処理を
開始しなければならない。

ハートビートを放送するための１つの機構は専用パケッ
トにそれを搬送させることである。このようなパケット
を受取ると、ノードは新しいハートビートを現在の値と
比較する。その値が現在の値と異なる場合には、ノード
はその現在の値を変更し、そしてその新しい値が受信さ
れたノードを除いてもよいが、すべての死んでいない隣
接ノードに新しいハートビート・パケットのコピーを送
る。その値が変化していなければ、処置はとられない。

本発明によるシステムはＣＰＵが各文脈において１つず
つ、多数のタスクを実行するマルチタスク型のものであ
るが、自由な文脈を待っている間に静止している他のタ
スクが存在していてもよい。

このようなシステムでは、他のタスクがそれの修正過程
にある間に１つのタスクがデータに対するアクセスを求
めるのを回避するために、異なるタスクが制御された態
様で通信しかつ対話する必要がある。この問題はスピン
・ロッキング（ｓｐｉｎｌｏｃｋｉｎｇ）を用いて解決
される。

このスピン・ロッキングを実現するためには、メモリア
クセス装置が各ＣＰＵに対して作用する分割できない読
取り／書込み機構を提供し、それによりＣＰＵがメモリ
場所の内容を読取りかつ例えばシステム・バス・アーキ
テクチュアまたはストア・アーキテクチュアによって、
分割できないことを保障された態様で新しい値をそのメ
モリ場所に書込むようにすることが必要である。このよ
うにして、その特定の場所に対する他のアクセスは読取
り／ＩＦ込みサイクルの２つの半分の間では生じない。

このアーキテクチュアでは、これは読取りパケットと書
込みパケットを結合した新しいパケット形式によって実
施されうる。各メモリ・バンクまたは妨害されないアク
セスが必要とされる他の資源に対しては、特定のメモリ
場所がロック場所として割当てられる。これは２つの設
定、すなわち［アンロックされたＪ　（ｕｎｌｏｃｋｅ
ｄ）　（通常ゼロ）と「ロックされたＪ　（ｌｏｃｋｅ
ｄ）　（非ゼロ）を有する。

資源をロックしたいと望むタスクは上述のように読取り
／ＩＦ込みサイクルを実行し、「ロックされた」値をそ
の場所に書込む。読取られた値が検査され、それが「ア
ンロックされた」値であれば、タスクは資源を要求する
ことに成功したことになり、「ロックされた」値であれ
ば、ロッキングタスクは資源を要求することに失敗した
ことになる。

ロックする試みが失敗であれば、ロッキング・タスクは
しばらくのあいだ停止しそして再度トライし、成功する
まであるいはあきらめるまで反復する（従って「スピニ
ングＪ　（ｓｐｉｎｎｉｎｇ）である）。

ロックがいったん成功すると、資源は自由に使用でき、
かつロック場所に「アンロックされた」値を書込むだけ
で釈放される。

分割できない読取り／書込みが得られない場合には、そ
れは、ｔａ＋現在の内容がゼロである場合に非ゼロを書
込むこと、あるいは山）任意の時点でゼロを書込むこと
だけを許容する専用記憶場所によってｖｉ換さｈうる。

資源をロックすることを望むタスクハそれ自体の独特の
（非ゼロ）識別子をその場所に書込み、そしてそれを続
出し・それ自体の識別子を読出した場合に鴫よ、資源を
ロックしたことになる。資源をロックするこ七に失敗し
た場合には、前述のように、しばらくのあいだ休止して
、再びトライしなければならない。

トノヨウな形態であれ、スピン・ロノキンクノ難点は、
すでにロックされている資源を繰り返しロックしようと
して、貴重な処理時間とメモリ帯域幅が消費されること
である。幾っがのタスクが偶然によりすべて同じ資源を
ロックしようとしている場合には、システムは欲求を満
たされないタスクでいっばいになり、それらの資源をロ
ックしようとする試みが現在のホルダを実行することお
よびそれの事実上の釈放を遅延させることを妨害する。

ロック試行の間でより長く遅延させることにより負荷が
減少されるが、その場合には、資源が釈放された後であ
って次のユーザがそれにアクセスする前の長い期間のた
めにシステムが「だれた状態Ｊ　（ｓｏｇｇｙ）　　と
なりうる。

本発明によるアーキテクチュアには、プロセスの１つを
ロック・マネージャすることによって他の機構が提供さ
れうる。これはＣＰＵに対する通常の動作シーケンスす
なわちメモリまたは浮動小数点ユニットのような他の資
源に対するアクセスを必要とするまでプロセスを実行す
るものを反転させる。パケットが適当な資源に送られ、
その文脈は応答が受信されるまで実行可能であることを
停止し、他の文脈への移行を制御する。この反転された
モードでは、文脈は、同じまたは他のＣＰＩＪ内にあり
うる他の（反転されていない）文脈から資源リクエスト
・パケットを受取るまでがんでいる。その場合、資源を
割当てようとし、その資源がすでに割当てられている場
合には、成功した応答パケットを戻す。資源がすでに用
いられている場合には差がやって来る。その場合には、
ロック・マネージャは資源が釈放されるまで応答できな
いだけであり、満足しないリクエスタ（ｒｅｑｕｅｓ　
ｔｅｒ）の識別子を内部記憶器に記憶する。′Ｊ実実費
資源釈放されると、次のりクエスタの識別子が内部記憶
器から引き出され、そして適当な応答パケットが送られ
る。資源は単一の釈放資源パケットを送ることによって
自由になされる。

この機構では、資源割当てに対する唯一のオーバヘッド
は単一のパケット楽境である。資源が利用できない場合
には、文脈のりクエスタはその資源が自由になるまで実
行できない状態でぶら下っているだけである。文脈は資
源マネージャとして用いられるが、文脈は（ＣＰＵやバ
ス帯域幅とは異なり）安価な資源であると考えられ、１
つのマネージャが多数の資源を管理しうる。

本発明から生ずる特定の利益は製作が容易であるという
ことである。バス・グリッドによってすでに互いに配線
された第３図に示されているような構成のすべての構成
要素は１個のシリコンウェハ上に作成されうる。これを
行おうとした従来の試みでは、許容しうる結果は得られ
ていない、なぜなら、個々の回路が機能しなくなるウェ
ハの結晶構造の欠陥を回避することが現在では不可能で
あるからである。従来のコンピュータはその状況では動
作しないが、上述した本発明のアーキテクチュアを用い
れば、非機能状態にあるランダムな構成要素を有するコ
ンピュータが機能しうる。

従来のコンピュータの場合におけるウェハ規模集積の他
の問題点はシリコン上の導電性接続部が非常に高い固有
抵抗を有していることである。従って、ウェハを横切っ
て長い距離にわたって延長する導体を有する、：とは困
難である。このような導体は大きい血清を有していなけ
ればなろず、これがため欠陥を生じやすい。本発明によ
るアーキテクチュアは両方の問題点を軽減する。ルータ
に対して上述のように修正を行うことによって欠陥のあ
る「導電性」頭載が許容されうる。しかしながら、欠陥
ユニットに隣接したルータに、それらが欠落しておりそ
れらにメソセージが送られるべきでないことを知らせる
ための手段が必要である。

これはヒユーズ、レーザ・トリミングまたは他の同様の
技術によってなされうる。さらに、本発明のアーキテク
チュアには問題を生ずる長い導体は存在していない、第
３図において、メモリ・バンクＭ３は非機能であるとし
て示されているが、ルータＲ２１の１つのバス・セクシ
ョンも欠陥を有するものとして示されてＬ（る。Ｒ１１
、Ｒ２０およびＲ２２のようなルータにはこの場合には
Ｒ２１が非動作状態にあることを示す手段が設けられて
いる。

本発明を実施したコンピュータは従来の（手続型）プロ
グラムを実行し、高いレベルのプログラムに対する慣れ
た環境をエミュレートするように構成されつる。しかし
、データフロー・アーキテクチュア・コンピュータを構
成することも可能である。データフロー・コンピュータ
は公知の技術であるが、本明細書に記述された技術を用
いることによって、手順およびデータフロー・システム
の両方が同じハードウェアで同時に走るようにすること
が可能となる。

手順マシンでは、手順（プログラム）がそれが操作する
必要のあるデータを取出すが、データフロー・マシンで
は、それはそれが操作する必要のあるアルゴリズムを取
出すデータである。１つの命令の一般的な形式は次のよ
うなスタイルを有する。

＜Ｖａｔ＞はく金額＞　Ｘ　＜　Ｖａｔパーセンテージ
〉である。

〈請求書金額〉はく金額＞＋＜Ｖａｔ＞である。

かぎカッコ内の項目（例えば＜Ｖａｔ））はシステムを
流れるデータであり、他のセクションはアルゴリズムで
ある。原理は、＜Ｖａｔ＞とく金額〉が得られるや否や
、マシンが＜Ｖａｔパーセンテージ〉を自動的に計算す
る。＜Ｖａｔ＞の出現がく請求書金額〉を計算するため
の命令をトリガーする（〈金額〉はすでに得られている
ので）０次にく請求書金額〉の出現が請求書の印刷をト
リガーする。

データフロー・マシンは、需要駆動型と供給駆動型との
２つの型式を有しうる。上記の例は供給駆動型であり、
式に対するすべてのオペランドの供給が、それが必要と
されているか否かに関係なく、それの計算をトリガーす
る。需要駆動システムは要求されるまではいかなる結果
も計算しない。

このようなシステムは、例えば〈請求書金額〉のような
データの必要を、それを計算する式に通信するための機
構を必要とし、１その場合、例えば＜Ｖａｔ＞のような
その式の入力が得られない場合には、これらのオペラン
ドを計算する式にその必要を伝播するための機構を必要
とする。従って、上記の例では、＜Ｖａｔ＞とく金額〉
の出現は処置をトリガーしない。く請求書金額〉に対す
る必要という余分の刺激が必要とされるであろう。これ
が第２の命令をトリガーするであろう。これは評価でき
ないであろう。なぜなら、く金額〉は既知であるが、＜
Ｖａｔ＞が判っていないからである。

従って、これが第１の命令をトリガーする＜Ｖａｔ＞に
対する要求を発生ずる。これの２つのオペランドが得ら
れると仮定したので、その命令が評価され、それにより
第２の命令が評価され、そして所望の結果に戻ることに
なる。もしそれら２つのオペランドが得られなければ、
さらに他のリクエストがトリガーされ、式が評価されう
るまでそれが続けられる。さらに、以下に説明するよう
に、供給被駆動マシンを需要被駆動マシンに変換するこ
とは簡単である。

データフロー・マシンは人工知能用途によく適合してい
る。なぜなら、データフロー・マシンは、システムが供
給された情報でもってどのような差引をも可能にしかつ
それが有用であれば余分のデータをリクエストするよう
に設定されうるので、あらゆる可能なデータが任意特定
の順序で供給されることを要求しないからである。これ
は、プロログ（Ｐ　ｒｏｌｏｇ）のような第４世代言語
によ（適合するマツプを作成する。第２に、データフロ
ー・マシンは本質的に並列である。単一データの出現が
多くの式の評価をトリガーし、かつ単一の出力に対する
要求が評価に対する多くのリクエストをトリガーしうる
。各式は通常評価が簡単であり、かつ本発明の分散型ア
ーキテクチュアに合致した他のものに影響を及ぼすこと
なしに実行されうる（それのオペランドが得られれば）
。

メモリにおけるデータフロー命令は、 ｆａｔ式に対してどのオペランドがまだ計算されていな
いかを定義するフラグ・ワード、 ｆｂ）命令の結果を計算するためにアルゴリズムを記述
するための手段、 ［Ｃ１命令に対するオペランド（例えばそれらのアドレ
ス）を見つけるための手段、 （ｄｌ計算された場合におけるこの命令の結果、（ｅ＋
この命令の出力をオペランドとして使用するすべての命
令を識別する手段 のような多くの構成要素を有している。

重要な要素はフラグ・ワード（ａ）である。限定された
最大個数（多分８、あるいは３２）の各命令に対するオ
ペランドが存在しなければならず、それらのオペランド
がそれぞれそれに関連された１つのフラグを有している
。これらのフラグは、ワードの残りが明瞭であるあいだ
に有効なオペランドを表わすすべてのフラグが（例えば
）設定されるようにロードされたときに設定される。そ
こで新しいパケット形式、すなわちフラグ・ワード内の
１個のビットを識別するオペランド・レディ・パケｙ　
ｌ・（Ｏｐｅｒａｎｄ　Ｒｅａｄｙ　ｐａｃｋｅｔ）が
必要とされる。これは通常の態様でパケット・グリッド
を通じて特定のメモリのコントローラに進行し、フラグ
・ワード内の１Ｂのフラグを識別する。メモリ・コント
ローラは該当するフラグをクリアし、もしこれがフラグ
・ワード全体をクリアしない場合には、それ以上何も起
らない。しかしフラグ・ワード全体がクリアされて、命
令に対するオペランドが今得られていることを示すと、
命令がトリガーされる。この場合には、メモリ・コント
ローラが命令結果の計算を開始する。これが生ずるため
の単純な方法は、アルゴリズムを記述するための手段（
ｂ）が単純に、フラグ・ワードがクリアされたときにグ
リッド内に送り込まれるパケットであるようにすること
である。その場合、このパケットが手順モードにあるマ
シンによるある種の処置をトリガーする。このパケット
　（データフロー・トリガー・パケット）の正確なフォ
ーマットは手順マシンの性質に依存するが、−膜力には
、オペランド（ｃ）を見つけ出しそして結果を計算する
タスクを開始させるであろう０次にこの結果が命令（ｄ
）内の正しい位置に戻され、この結果（ｆｉｌのユーザ
のリストが走査され、そしてそれらのユーザのそれぞれ
にこのオペランドが今や得られていることを告げるオペ
ランド・レディ・パケットが送られる。

これらのパケットは全サイクルを再びトリガーすること
ができる。

上記の説明は供給被駆動マシンに対するものであった。

それを需要被駆動マシンに変換するためにはさらに３つ
の付加が必要とされる。第１は、オペランドを有しない
がオペランドが求められていることを特定する余分のフ
ラグをフラグ・ワード（ａｌに付加することである。こ
のフラグがセットされると、最後のオペランドの到着は
、フラグ・ワードがまだクリアでないから命令をトリガ
ーしない、第２に、現在の式に対するオペランドを発生
する指令を識別するための手段を具備した新しい項目ｔ
ｒ＋がその命令に付加される。第３に、新しいパケット
・形式、そなわち命令フラグ・ワードを識別するオペラ
ンド・ウオンテッド（ＯｐｅｒａｎｄＷａｎｔｅｄ）が
必要とされる。これがメモリ・コントローラに到着する
と、余分の、すなわちウオンテッド（Ｗａｎｔｅｄ）フ
ラグをクリアする。フラグワードがクリアとなれば、ど
のオペランドが依然として欠如しているか（すなわちど
のフラグが依然としてセットされているか）をみるため
に走査され、各フラグが依然としてセットされている場
合には、リス）　（ｆｌから入力命令の場所を抽出し、
そしてこの命令にオペランド・ウオンテノド・パケット
を送る。

上述した場合の両方において、フラグが＋ｉｉｌ以って
セットされていさえずればフラグをクリアすると通常処
置がとられる。オペランド・１１オンテツド・パケット
の場合には、これは一般に真実である。オペランド・レ
ディ・パケットの場合には１、例えばオペランドの１つ
に対して新しい値が現われる毎に命令がトリガーされる
ようにあるアーキテクチュアがその命令の多重トリガー
を許容しうる。このことが命令ベースで、例えばオペラ
ンド・レディ・パケットの一部分として制御されること
が望ましい場合さえありうる。

上述のように、単一のオペランドまたは単一のオペラン
ドに対するリクエストの出現が本質的に開放端の処理量
をトリガーεうる。単一のリクエストによってトリガー
されうる処理の量に対しである制■を与えることが有用
でありうる。これはレベルのカウントをオペランド・レ
ディまたはオペランド・ウオンテソド・パケットに付着
することによってなされうる。これは、すでに発生され
ている他の［リップルＪ　（ｒｉｐｐｌｅ）パケットに
送られる前に各メモリ・ノードで減少される。このカウ
ントがゼロに低下すると、「リップル」を発生する代り
に、処理が停止した命令を中央資源に通知する異なるパ
ケットを発生しなければならない。

そこで、単一のオペランドまたはリクエストによってど
の程度の処理が発生されたかを評価すること、およびど
の程度のコンピュータ・パワーが消費されているかを概
略的に（各ステージにおけるファン・アウトの量が制御
されないので精密にではない）制御することが可能であ
る。

特定のリクエストによって発生されたアクティビティが
いつ完了したかを知ることもを用でありうる。これは第
１の組のフラグに第２の組のフラグを並列させることに
よって達成され、各命令はレゾ４　（Ｒｅａｄｙ）また
はウオンテノド（Ｗａｎｔｅｄ）パケットの処理の完了
したときに肯定応答を送る。

オペランド・レディ・パケットの場合には、命令がトリ
ガーされたとすると、命令が完全に処理されかつ応答が
すべての「リノプルド」オペランド・レディズ（”ｒｉ
ｐｐｌｅｄ　”　０ｐｅｒａｎｄ　Ｒｅａｄｙｓ　）か
ら受取られるまでは応答は送られない。同様に、すべて
の「リップル」オペランド・ウオンテソド・（”ｒｉｐ
ｐｌｅ”　０ｐｅｒａｎｄ　Ｗａｎｔｅｄ　＞パケット
から応答が受取られるまで応答はオペランド・ウオンテ
ノド・パケットには送られない、このことは後続のアク
ティビティがすべて完了されるまでは各パケットは応答
されないことを意味する。最初のメツセージに対する応
答の受取は、そのメソセージによってトリガーされたア
クティビティが完了したことを意味する。カウンタがゼ
ロに達しているためにリップル、パケットが抑制されて
いる場合にリップル・パケットの数を制曜する上述した
プロセスが用いられておれば、応答は予期されず、従っ
てそれを発生したパケ、７トは瞬時的に応答されうる。

データフロー・マシンとして動作するように条件づけら
れている場合には、コンピュータはリアル・ワールドと
のインタフェースに対して手順マシンとしても動作する
（例えばオペランドか間合せかに関係なく受入れ、そし
てその結果をプリントアウトする）、手順システムはオ
ペランド・レディまたはオペランド・つオンテッド・パ
ケットをディスバッチすることができることによってデ
ータフロー・システムをトリガーすることができる。命
令結果の評価が手順領域でなされるので、逆移行がすで
に自動釣に起る。その結果を評価するコード・フラグメ
ントは、必要なことを行うように従来の手順タスクを刺
激するためにセマフォを知らせるまたはメツセージを送
るような動作を実行しうる。

本発明のこの態様を実施することはメモリ・コントロー
ラからの多量の余分の機能性を必要とする。しかし、も
しこれがマイクロコードソド・マシンとして最初に実施
されるならば、これは単に余分のマイクロコードにすぎ
ず、コストは小さく、メモリが比較的低速のダイナミッ
クＲＡ　Ｍであり、従ってメモリ・コントローラは比較
的低速でありうることを覚でいる。

このようにして、コンビ二一タは同じハードウェア資源
を共用して手順およびデータフロー動作の両方を提供す
るようになされうる。データフロー・マシンとして動作
するようになされた本発明によるコンピュータの機能図
が第５図に示されている。

データフロー動作のためのコンピュータを組織するため
に、実施のために必要とされる方策はファームウェア・
ハードウェアまたはそれら２つの組合せの形態をとりう
る。その方策はコンピュータに永久的に設けられうるも
のであり、入力デー夕に対する所定の手ｇを実行するた
めに４！備されたプログラムとは種類が異なる。パケッ
ト°グリッドは矩形グリッドである必要はないが、アド
レスがＸおよびＹ座標とみなされうるのでこれが経路指
定を容易にする。バケηト・グリッドは例えば四面体の
ような他の形状を有しうるものであり、−殻内にはパケ
ット・アドレスは任意の数でありうる。この場合には、
各ルータには、（例えば）パケットをそれの究極の宛先
に送るための最良のおよび二番目に良い方法を、各アド
レスに応答して、識別する探索テーブルが設けられる。

これまではノードが異質のものであると、すなわちパケ
ットがアドレス指定される正確なノードに達しなければ
ならないＣＰＵおよびメモリのようなノードであると仮
定されてきた。他の形式は本質的にサービスを提供する
同質ノードであり、１つの例が浮動小数点Ａ　Ｌ　Ｕで
ある。同じ形式の同質ノードは本質的に互換性があり、
任意の浮動小数点ＡＬＵで浮動小数点演算が実施されう
る。

上述した探索テーブル・アドレス・スキームでは、特定
のアドレスが同質ノードのクラスに割当てられうる。各
ルータは同質ノードにアドレス指定されたパケットをそ
のようなノードに最も近いノードに（その最も近いノー
ドが使用中の場合には次の選択による）経路指定するよ
うにプログラムされる。このことは、ＣＰＵはグリッド
のどこにそのような共用される資源が存在するかを知る
必要がなく、ルータが最も近い利用可能な資源における
パケットを自動的に送ることを意味する。

この概略はゾーン（Ｚ　ｏｎｅ）の概念を導入すること
によって利用可能なネットワークを拡張するために用い
られうる。ゾーンは、それぞれ独特のアドレスを有する
隣接ノードのグループである。グリッドは多くのゾーン
を含んでいてもよく、そしてノード・アドレスが各ゾー
ンで反復される。ゾーンそれ自体はそれのアドレスをも
って同質資源として取扱われる。すべてのルータがパケ
ットをこのゾーンに向けて送ることができるようにそれ
らの探索テーブルを設定されている。パケットは正しい
ゾーンに到達すると、最初の経路指定コーＦ　ヲ捨チル
ノードに経路指定されなければならない。このことはそ
の後の新しい経路指定コードを示し、そわばパケットが
送られるべきノードのアドレス（このゾーン内では独特
であるが全体としてはネットワーク内にない２を含んで
いるであろう。そのパケットのヘッドを捨てる動作は本
質的に「ノーオペレージコンＪ　（ｎｏ−ｏｐ）であり
、多くの異なるクラスのノードによって実行されうる（
この場合も、ルータはそのようなメソセージをそれらを
処理しうるノードに送るだけであり、このようなノード
の少なくとも１つが各ゾーンに存在しなければならない
。

この編成は上方のゾーンに対して反復されうる。

限界では、ｎビット・アドレスが２１２↑（ｎ　−１）
個のノードを含むネットワークを許容する（ただしパケ
ットがｎ−１個のプレフィクスを有していなければなら
ないので、これは低速であろう）。

８ビット・アドレスの場合には、これは２１２８のノー
ドを生じ、２５６のノードの６４のゾーンが１６にのノ
ードを与えるであろう。

本発明の第１の態様によって定義されたデータ処理装置
は処理ユニット、メモリ・ユニ・ノドおよび通信システ
ムを具備している。好ましい通信システムは本発明の第
２の態様によって定義され、その場合、経路指定手段は
入力ポート、出力ポートおよび先入れ先出し方式メモリ
装置を有している。この好ましい通信システムはパケッ
ト・グリッドと呼ばれグリッドに経路指定手段を配列す
ることよりなる。本発明の第１の態様によって定義され
る特定の適用に加えて、このパケット・グリッド・アー
キテクチユアはローカル・エリア・ネットワーク　（Ｌ
ＡＮ）の設計にも採用されうる。

ＬＡＮでは、信号通路は通常数十メートルまたは数百メ
ートル離れており、従ってデータ転送速度はコンピュー
タ・システムよりも遅い。信号が各導体に沿って一方向
でありかつ単一の負荷を駆動するにすぎないとすると、
このようなコンピュータ・システムの配線は極めてまっ
すぐである。コストを軽減するために、バスの幅が例え
ばコンピュータ・システムの好ましい１６または３２ビ
ット・バスに比較して８ビ、トまで減少されつる。

宛先ワードが捨てられたゾーンと呼ばれる分散レベルを
有するという概念をコンピュータ・システムに関して説
明した。これは複数のＬＡＮが第２レベル・ノードによ
って接続されるエリア・ネットワークにも適用されうる
。第２レベル・ノード間で伝送されるバケットは、ロー
カル・ネットワークに供給される荊に捨てられるのが好
ましい。

第２レベル宛先ワードを先頭にし、それによってそのロ
ーカル宛先ワードがバケットの先頭となる。

これは必要なだけ多くのレベルを提供するように拡張さ
れうるが、距離が非常に太き（なると他の形式の通信が
好ましくなりうる。

このシステムは従来のしＡＮに比較して幾つかの利点を
有している。最も新しいＬＡＮは固定した帯域幅を有し
ている。このことはさらに拡張が予想される場合には余
分の帯域幅が購入されなければならず、ＬＡＮがいった
ん完全にロードされてしまうと、拡張できない。本発明
のシステムでは、ネットワーク全体をグレードアップす
ることを必要とすることなしに高負荷セクションにわた
って余分の通路を挿入することができる（率直にユーザ
に対して）。現在のＬＡＮはＲｉｎｇ　、　Ｂｕｓ等の
固定したトポロジー（ｔｏｐｏｌｏｇｙ）を有している
が、本発明のシステムはランダム・トポロジーをサポー
トし、それをサイトの物理的トポロジーに対しであるい
は用途の論理的トポロジーに対して（高負荷が予想され
る場合には多重通路をそしてまれにしか使われないチャ
ンネルに対しては単一通路を設けることによって）整合
させることができる。ある種のＬＡＮとは異なり、オー
バーランは不再能である（受信機がそれに対して準備が
整っていないためにデータが失われる場合）。受信機が
遅すぎると、データはバックアップするにすぎない。ネ
ットワークの残部におけるデータはブロックのまわりを
自動的に転向する。上述した障害許容技術はこのシステ
ムを信頼性のあるものとなしかつ使用時の更新を容易に
する。

グリッドに接続されたコンピュータは本発明の形式のも
のであり得、その場合には、異なる速度で稼働する２つ
のグリッド間を接続する能力を与えられ、ＬＡＮに対す
る１つのコンピュータと他ノコンピュータとの間の差異
が消える。適当なプロセッサおよびオペレーティング・
システム・アーキテクチュアが与えらねたとして、１つ
の場所において実行するタスクはそれがあたかもローカ
ルであるかのように遠隔の場所におけるメモリにＬＡＮ
を介してアクセスしうるちのであり、両方の場所におけ
るオーバーヘッドを大幅に軽減する。

このことは、ＬＡＮに接続されたすべてのコンピュータ
の組がある状況においておよびそのように所望される場
合には、物理的寸法と処理能力が相当に大きい単一のコ
ンピュータと考えられうる。

ルータの必須の構成要素は先入れ先出し方式メモリ装置
である。これらはＦＩＦＯ機能を発揮する任意の構造を
有しうる。好ましくは、それらのＦＩＦＯは読取アドレ
ス指定および書込みアドレス指定が循環して、データが
１つのＦＩＦＯ内にバッファされる場合に位相がずれた
状態となるランダムにアドレス指定可能な形式のもので
ある。

このようにして、ＦＩＦＯは、バッファリングが必要と
されない場合に１クロック周期の遅延を導入する。

前述のように、ルータは所定の宛先に対してバケットを
出力するためにどれが最初のおよびそれに続くポート選
択であるかを「知るＪ　（ｋｎｏｗ）。ルータは所定の
宛先に対する正しいポートを計算することができる、ま
たは探索することができる１つのまたはレジスタまたは
一群のレジスタを内蔵していなければならず、それらレ
ジスタはグリッド内における異なる位置を反映するため
に各ルータに対して異なる値に設定されなければならな
い。

これを行う１つの方法はＰｒｏｍ内の固定探索テーブル
によってまたはスイッチ・バンクでノード・アドレスを
設定することによってハードワイヤすることである。こ
れは、手作業で行われなければならないこと（人間によ
るエラーが入り込む可能性がある）および故障したルー
タを取り換える場合にまずプログラムし直さなければな
らないことのために、望ましくない。手作業を行わない
で同−のデバイスでグリッドが自動的に構成されうるよ
うにするある種の手段を有することが望ましい。

これを実現するために、ルータに少数の特殊なコードが
組み込まれる。これらの特殊コードは常に一定の方向に
（例えば左折、直進）またはルータ・オンボード・レジ
スタにメツセージを経路指定する。さらに、そのように
する場合に、特殊コードはパケットのフロントからそれ
自体で除去される。これらの特殊コードは、構成機器（
それは外部コンピュータまたはグリッドの機器構成され
た部分でありうる）にグリッドの残部に対する経路指定
をプログラムさせるであろう。これは、パケットを指定
されたノードに送り、プログラムされるべきノードに達
して、オンボード・レジスタに対するデータがパケット
の残部に現わされるまで進行する場合にノード毎に捨て
られる多数のプレフィックスと一緒にパケットを送り出
すことによって行われる。さらに、グリッドの幾何学形
状が一定である（例えば第３図の矩形構造）であるが未
知の部分があるかあるいは潜在的欠陥を有することかわ
かっている場合には、構成機器は、定のルータに行きそ
して戻って来ようとするパケットを送り出すことによっ
てグリッドを探査することができる。そのようにする場
合には、ルータと固定通路の両方が存在する。

その幾何学形状が不規則である場合に、ルータに他のレ
ジスタと特殊な経路指定コードが付加されなければなら
ない。そのレジスタは、システムがパワーオンされた場
合に「識別されない」（ｕｎｉｄｅｎｔｉｆ　ｆｅｄ）
値に自動的にセットされる一致レジスタ（ｉｄｅｎｔｉ
ｔｙ　ｒｅｇｉｓｔｅｒ）である。このレジスタは、ル
ータ・レジスタの他のものと同じ方法で上述のようにし
てプログラムされうる。特殊経路指定コードは［リード
・アイデンティティ・レジスタＪ　　（Ｒｅａｄ　　Ｉ
ｄｅｎｔｉｔｙ　Ｒｅｇｉｓｔｅｒ）コードと命名され
る。このコードはそれが先頭に立つパケットをそれが出
て来た方向に経路指定させ、かつ他の特殊コードと同じ
ようにして自動的に除去される。しかしそのコードは一
致レジスタの現在の設定をパケットに添付させる。これ
は構成機器がルータに対してどこで接続がなされたかを
検知しかツ未知（Ｄ　／Ｌ／−夕に遭遇した場合にそれ
を確認することができるようにする。

【図面の簡単な説明】

第１図は複数の処理ユニット、メモリ・ユニットおよび
通信システムを有するデータ処理システムを示す図、第
２図は第１図に示された処理ユニ７）の１つを詳細に示
す図、第３図は二次元グリッドとして構成された通信シ
ステムを有する処理システムを示す図、第４図はハイパ
ーキエーブとして構成された通信システムのノードを示
す図、第５図はデータフロー処理システムの動作を示す
図である。 図面において、Ｃ１，Ｃ２はＣＰＵ、Ｍｌ、Ｍ２はメモ
リ・バンク、Ｆｌ、Ｆ２、−・−・はフラグ、Ｒ１，Ｒ
２、−一−−−・−はレジスタ組、Ｓはセレクタ、Ｐは
プロセッサ、ＳＢは送信バス、ＲＢは受信バス、Ｒはル
ータをそれぞれ示す。 代　理　人　弁理士　　山　元　俊　仁、シ夏Δ。 手続補正書 平成元年４月３日 特許庁長官　吉　１）文　毅　殿 ■、事件の表示　　特願平１−６０６０号２、発明の名
称　　データ処理装置および通信システム３、補正をす
る者 事件との関係　　特許出願人 名　称　　クオンテル　リミテッド ４、代理人　〒１０５ 住　所　東京都港区虎ノ門１丁目２０番６号菅沼ビル　
電話（０３）　５９５−１３９７　（代）６、補正の対
象　　図面および委任状の訳文７゜ 補正の内容 図面の全図を別紙のとおり補■°する。

Claims (1)

1. 【特許請求の範囲】 １、２つ以上の処理ユニットを有するデータ処理装置に
   おいて、２つ以上のメモリ・ユニットと、前記処理ユニ
   ットおよび前記メモリ・ユニット間に通信を与える通信
   システムを具備し、前記処理ユニットのそれぞれが、各
   プロセスに関するデータをそれぞれ受取ることができる
   複数のレジスタ・セットと、第１のプロセスが前記通信
   システムを通じて供給される第１のデータを必要とする
   場合に前記レジスタ・セットの第１のものにアクセスす
   ることにより前記第１のプロセスを処理し、前記通信シ
   ステムを通じて供給されるべき第１のデータを前記通信
   システムを通じてリクエストし、前記第１のデータを受
   取って前記第１のプロセスの処理を中断し、そして第２
   のレジスタ・セットにアクセスすることによって第２の
   プロセスを処理するための処理手段を具備することを特
   徴とするデータ処理装置。 ２、各処理ユニットの処理手段は、第２のデータが必要
   とされるまで前記第２のプロセスを処理し、前記通信シ
   ステムを通じて前記第２のデータをリクエストしかつ前
   記第２のプロセスの処理を中断し、そして第３のレジス
   タ・セットにアクセスすることによって第３のプロセス
   を処理するようになされていることを特徴とする請求項
   １のデータ処理装置。３、前記処理ユニットはプロセス
   が実行可能であるかあるいはデータを待っているかを識
   別する手段を具備しており、前記第２のプロセスが実行
   可能と識別されたプロセスから処理のために選択される
   ことを特徴とする請求項１のデータ処理装置。 ４、前記処理ユニットが前記通信システムからのデータ
   を、そのデータがリクエストされたプロセスのレジスタ
   ・セットに供給するための手段を具備していることを特
   徴とする請求項３のデータ処理装置。 ５、前記処理ユニットのそれぞれが前記通信システムに
   接続された前記メモリ・ユニットのうちの任意のものか
   らのデータをリクエストするための手段を具備している
   ことを特徴とする請求項１のデータ処理装置。 ６、プロセスに供給されるデータがプロセスの一部分と
   して実行される前記処理ユニットに対する命令であり、
   コンピュータ・プログラムから得られることを特徴とす
   る請求項１のデータ処理装置。 ７、前記メモリ・ユニットが少なくとも１つのアドレス
   指定可能なメモリ・デバイスと、メモリ・コントローラ
   を具備しており、前記メモリ・コントローラが前記各メ
   モリ・デバイスと通信システムとの間でデータまたはデ
   ータのブロックを転送するようになされていることを特
   徴とする請求項１のデータ処理装置。 ８、前記メモリ・コントローラは、前記処理ユニットの
   うちの１つが排他的アクセスを与えられているあいだ前
   記処理ユニットが前記通信システムを通じて前記メモリ
   ・デバイスと通信するのを阻止するために分割不能の読
   取り／書込みを行うようになされたロッキング手段を具
   備していることを特徴とする請求項８のデータ処理装置
   。 ９、前記処理ユニットのうちの１つで実行可能なプロセ
   スが前記処理ユニットによってなされたリクエストに応
   答して前記ロッキング手段のロッキングおよびアンロッ
   キングを制御することを特徴とする請求項８のデータ処
   理装置。 １０、前記メモリ・ユニットのメモリ・コントローラが
   前記処理ユニットの命令組の詳細でプログラムされ、前
   記コントローラが処理ユニット命令よりなる各メモリ・
   デバイスからのデータのブロックを読取るようになされ
   ており、かつ前記ブロックは予め定められたサイズに達
   するとまたはメモリの他の領域に分岐するようにプロセ
   スに命令するデータを読取ると終端されることを特徴と
   する請求項７のデータ処理装置。 １１、前記処理ユニットのうちの少なくとも１つが複数
   のバンクをなして配列されたレジスタを有するベクトル
   をなして配列されたレジスタを有するベクトル型プロセ
   ッサであり、かつデータのブロックが前記通信システム
   を通じてなされた単一のリクエストに応答して前記ベク
   トル型プロセッサ内のレジスタの１つのバンクにメモリ
   ・デバイスから供給されることを特徴とする請求項７の
   データ処理装置。 １２、前記処理ユニットのそれぞれは前記メモリ・ユニ
   ットのどれかにデータを書込むための手段を具備してい
   ることを特徴とする請求項１のデータ処理装置。 １３、少なくとも１つの専用処理デバイスを有し、前記
   処理ユニットと前記専用処理デバイスとの間の通信が前
   記通信システムを通じて与えられることを特徴とする請
   求項１のデータ処理装置。 １４、前記専用処理デバイスが浮動小数点演算を行いそ
   してその結果を前記通信システムを通じて前記処理ユニ
   ットに供給することを特徴とする請求項８のデータ処理
   装置。 １５、前記処理ユニットが従来のマイクロコンピュータ
   と同様のオーダのデータ処理能力を有する１６ビットま
   たは３２ビットのプロセッサであることを特徴とする請
   求項１のデータ処理装置。 １６、前記メモリ・コントローラが付加的な記憶手段を
   具備しており、データ処理システムがデータフロー・マ
   シンとして動作するようにプログラムされている場合に
   前記付加的記憶手段にまたはそれからデータが転送され
   ることを特徴とする請求項７のデータ処理装置。 １７、前記付加的記憶手段がフラグ・フィールド、値フ
   ィールド、出カリスト・フィールド、および供給被駆動
   動作を与えるための動作フィールドを具備していること
   を特徴とする請求項１６のデータ処理装置。 １８、前記付加的記憶手段がフラグ・フィールドを具備
   し、前記フラグ・フィールドにおけるフラグの１つが値
   ウオンテッド・フラグ、値フィールド、入力リストおよ
   び需要被駆動動作を与えるための動作フィールドである
   ことを特徴とする請求項１６のデータ処理装置。 １９、伝送手段によって接続された複数の経路指定手段
   を具備する通信システムにおいて、前記経路指定手段の
   それぞれが少なくとも２つの入力ポートと少なくとも２
   つの出力ポートを有し、前記入力ポートは各先入れ先出
   し（ＦＩＦＯ）メモリ・デバイスを通じてデータ・パケ
   ットを受取るようになされており、前記データ・パケッ
   トはローカル宛先ワードを含む複数の一時的に分離され
   たワードを有し、前記ワードのそれぞれが複数の空間的
   に分離されたディジットを有し、前記経路指定手段はパ
   ケットのローカル宛先ワードに応答して前記少なくとも
   ２つの出力ポートのうちの１つにパケットを選択的に送
   るための手段と、前記経路指定手段内でのデータの衝突
   を防止するために各ＦＩＦＯの伝送特性を制御するため
   の手段を具備していることを特徴とする通信システム。 ２０、前記経路指定手段とそれの各ＦＩＦＯが１個のチ
   ップ上に作成されていることを特徴とする請求項１９の
   通信システム。 ２１、１つの経路指定手段の各ＦＩＦＯが前記経路指定
   手段の入力に接続された複数のＦＩＦＯであることを特
   徴とする請求項２０の通信システム。 ２２、前記複数のＦＩＦＯがランダムにアクセス可能な
   装置であり、データが異なるアドレスに書込みかつその
   アドレスから読取ることによって緩衝されていることを
   特徴とする請求項１９の通信システム。 ２３、前記経路指定手段は、前記入力ポートに供給され
   ているデータが宛先出力ポートに供給されることができ
   ない場合には前記入力ポートに接続されたＦＩＦＯから
   のデータの転送を禁止するための手段を具備しているこ
   とを特徴とする請求項１９の通信システム。２４、前記
   ローカル宛先ワードがパケットの最初のワードであり、
   かつ前記経路指定手段は、前記パケットの後続のワード
   が入力ポートで受取られているあいだにパケットのワー
   ドを出力ポートに選択的に送るための手段を具備してい
   ることを特徴とする請求項１９の通信システム。 ２５、前記経路指定手段は、宛先ワードを受取ったこと
   に応答して選択のための好ましい出力ポートを決定する
   ためにすべての可能な宛先の位置を定義するプログラム
   可能な手段を具備していることを特徴とする請求項１９
   の通信システム。 ２６、前記経路指定手段は最初に受取ったパケットを最
   初に選択された出力ポートに送ると同時に二番目に受取
   ったパケットに二番目の選択された出力に送るようにな
   されていることを特徴とする請求項１９の通信システム
   。 ２７、前記プログラム可能な手段は前記好ましい出力が
   用いられている場合に選択のための二番目に良い出力ポ
   ートを決定するための手段を具備していることを特徴と
   する請求項２５の通信システム。 ２８、第１の経路指定手段の出力ポートを第２の経路指
   定手段の入力ポートに接続することによって前記経路指
   定手段でネットワークが形成され、各経路指定手段に対
   する少なくとも１対の入力および出力ポートが他の経路
   指定手段に接続されないことを特徴とする請求項１９の
   通信システム。 ２９、各パケットはそのパケットがシステム内に存在し
   ている時間に関するデータを含んでおり、かつこのシス
   テムは予め定められた期間より長い間システム内に存在
   したパケットを除去するための手段を具備することを特
   徴とする請求項２８の通信システム。 ３０、各経路指定手段はシステム内にパケットが存在し
   ていた時間間隔を決定するための共通のクロック・デー
   タを受取ることを特徴とする請求項２９の通信システム
   。 ３１、前記経路指定手段はグリッドで構成され、各中央
   経路指定手段が１対の入力および出力ポートを通じて４
   つの他の経路指定手段に接続されていることを特徴とす
   る請求項２８の通信システム。 ３２、１つの出力ポートと１つの入力ポートとの間の各
   接続が分岐を伴わずに単一方向でありかつ各ＦＩＦＯを
   具備していることを特徴とする請求項２８の通信システ
   ム。 ３３、前記通信システムが請求項１９〜３２のうちの１
   つによるシステムであることを特徴とする請求項１〜１
   ８のうちの１つによるデータ処理装置。 ３４、請求項２８に従属した場合に、各経路指定手段は
   ５つの対の入力ポートおよび出力ポートを有し、前記対
   のうちの４つが他の経路指定手段に接続され、前記経路
   指定手段のうちの少なくとも２つの経路指定手段の第５
   番目の対のポートが各処理ユニットに接続され、かつ前
   記経路指定手段のうちの少なくとも２つのものの第５番
   目の対が各メモリ・ユニットに接続されていることを特
   徴とする請求項３３のデータ処理装置。 ３５、請求項２８に従属した場合に、各経路指定手段が
   少なくとも５つの対の入力ポートおよび出力ポートを有
   し、経路指定手段のネットワークは１つの処理またはメ
   モリ・ユニットに接続されたノード経路指定手段を有す
   るハイパーキューブとして構成され、残りの４つの対の
   ポートは各転送経路指定手段の第５番目のポートに接続
   され、かつ前記転送経路指定手段のそれぞれの残りの４
   つの対のポートが他の経路指定手段に接続されることを
   特徴とする請求項３３のデータ処理装置。 ３６、メモリ・ユニットからのデータに対するリクエス
   トがデータのパケットを通信システムに適用することに
   よって作成され、パケットが（ａ）処理ユニットを識別
   する、（ｂ）前記処理ユニットで実行されるプロセスを
   識別する、（ｃ）前記データが必要とされるメモリ・ユ
   ニットを識別する、（ｄ）前記必要とされるデータのア
   ドレスを特定することを特徴とする請求項３３のデータ
   処理装置。 ３７、前記経路指定手段がローカル・エリア・ネットワ
   ークのノードであることを特徴とする請求項１９〜３２
   のうちの１つによる通信システム。 ３８、請求項２４に従属した場合に、複数のローカル・
   エリア・ネットワークが第２レベル・ネットワークの第
   ２レベル・ノードによって接続され、前記第２レベル・
   ネットワーク上に分散された各パケットの最初のワード
   が前記ローカル宛先きワードに先行する第２レベル宛先
   きワードを含んでおり、前記第２レベル・ノードはパケ
   ットがローカル・ネットワーク上に分散される前に前記
   第２レベル・ワードを除去または禁止するための手段を
   具備していることを特徴とする請求項３７の通信システ
   ム。 ３９、前記宛先きワードのデータが、前記ワードが第２
   レベルまたはローカル分散に対するものかを識別するこ
   とを特徴とする請求項３８の通信システム。 ４０、分散の付加的レベルがローカルおよび第２レベル
   分散に加えて与えられることを特徴とする請求項３８の
   通信システム。 ４１、請求項１のデータ処理装置が前記ローカル・エリ
   ア・ネットワークのノードに接続されていることを特徴
   とする請求項３７の通信システム。 ４２、データ処理装置のローカル・エリア・ネットワー
   クおよび経路指定手段のノードが同様の回路で構成され
   ていることを特徴とする請求項４１の通信システム。 ４３、前記グリッドが１個の半導体ウェハ上に作成され
   ていることを特徴とする請求項３１の通信システム。 ４４、前記システムが１個の半導体ウェハ上に形成され
   ていることを特徴とする請求項３３のデータ処理装置。