JPH02502496A

JPH02502496A - マルチプロセッサーシステムに於ける情報交換方法

Info

Publication number: JPH02502496A
Application number: JP1500380A
Authority: JP
Inventors: リテイズ　ダニエル; サリニエー　ジャン‐クロード; ムゾーギ　アブドゥラジ; エルクリフィ　ファティマ‐ザーラ; ララム　ムスターファ; セーンラ　パスカル
Original assignee: ブスレ　コムプテル
Priority date: 1987-12-14
Filing date: 1988-12-09
Publication date: 1990-08-09
Also published as: FR2624631B1; FR2624631A1; EP0346420A1; DE3850770T2; DE3850770D1; WO1989006013A1; EP0346420B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】マルチプロセッサーシステムに於ける情報交換方法本発明は中央メモリーと、処理プロセッサーと、処理プロセッサーと組合されたメモリーフレーム（ｍｅｍｏｉｒｅｓ−ｃａｃｈｅ）とを含む型式のマルチプロセッサーシステムに関する０本発明は夫々の処理プロセッサーに組合されたメモリーフレームを介した中央メモリーと処理プロセッサーとの間の情報交換方法に拡張される０本発明は同様にマルチプロセッサーシステムの装備を可能になす新規な集積回路構成要素を企図するものである。

最も普通の公知のマルチプロセッサーシステムに於ては総ての情報（データ、アドレス）は中央メモリー及び種々の処理プロセッサーの間の伝達に平行な共通の母線（ｂｕｓ）を通って伝達されるが、このことは障害を生じさせ、その出力は実際上共通の中央メモリーから種々のプロセッサーに完全な能率を発揮するように供給するには不充分である。

情報伝達の出力を増大させる為の第１の解決方法は、夫々の処理プロセッサーにメモリーフレームを組合せて、このメモリーフレームが情報の局在性によって中央メモリーに対する要求を減少させ得るようになすことである。しかしながら、プロセッサーの間に分配されるデータの量が実質的に大なる場合には、メモリーの間のデータの統一性の保持は伝達母線だ補足的な情報路を生じ、これがこの母線に対する全体的な出力の明確な減少を妨害し、従ってこの解決方法に対する利点の大部分を排除するのである。

他の解決方法は、「クロスバ−」によって示される纒まれたネットの形態の伝達母線を形成することより成っていて、これが夫々の処理プロセッサー及び夫々の中央メモリーの副組立体（メモリ一層）の間の直接の伝達を可能になすようになされるのである。しかしながら、この解決方法は甚だ鏡型で、甚だ多数の連結部を有することによって実施が甚だ高価になり、１０の処理プロセッサー以上に全（実施不可能になすのである。更に、同じメモリ一層に対する多数のプロセッサーの多くの要求を生じた場合には、このような解決方法はアクセスの対立を生じさせて、交換の低下の原因となるのである。

構造的に簡単な為に現在更に行われている他の解決方法は、夫々の処理プロセッサーに局在的メモリーを組合せて、この処理プロセッサーに対して特定のデータを蓄積させ、共通の中央メモリー内に与えられるデータを記憶させることである。しかしながら、この構造の大なる欠点は不透明性、即ちプログラマ−が種々のメモリー内のデータの分配の詳細を整備する必要性があることであって、この解決方法はその応用面を甚だ制限するのである。更に、分配されるデータが甚だ大なる量である場合には、前述と同様に中央メモリーに対するアクセス母線の飽和を生ずる恐れがある。

その他、「水性構造Ｊ　（ａｒｃｈｉｔｅｃｔｕｒｅ　ａｑｕａｒｉｕｓ）と称する解決方法がバークレイ大学によって提案されているが、この解決方法はクロスバ−のネットに一方に於てこのクロスバ−ネットに接続されるメモリーフレームの分配されないデータに対し、又他方に於ては分配されるデータに対して同期化の共通の母線に接続される夫々別個のメモリーフレームを組合せることによヮてクロスバ−解決方法を改善することより成っている。この解決方法は交換の迅速性の利点を与えるが、製造が甚だ困難で高価になるのである。

本発明は、情報交換の出力を著しく増大させることが出来、使用者に対して透明性のある構造を保有し、クロスバ−構造よりも更に簡単な新規な解決方法を提供することを提案するものである。

従つて本発明の１つの目的は、夫々のプロセッサーに対する大なる能率の利点を与えて、システムの処理プロセッサーの数を著しく増加させ得るようになすことである。

他の目的は、新規なマルチプロセッサーシステムの甚だ簡単な構造を作り得るようになして、集積回路構成要素の構造を提供することである。

その為に本発明によって企図されるマルチプロセンサーシステムは、情報ブロック（ｂｉ）によって構成される中央メモリー　（ＲＡＭ）と、処理プロセッサー（ＣＰＵ、　　・・・ＣＰＵ。

・・・ＣＰＵ、）と、前記処理プロセッサー（ＣＰｔＪｊ）に対して接続され、前記中央メモリーと同じ大きさの情報ブロック（ｂｉ）に構成されたメモリーフレーム（ＭＣｊ　）　　と、夫々のメモリーフレーム（ＭＣＩに組合されたリスト（ｒｅｐｅｒｔｏｉｒｅ）（ＲＧｊ）及びその管理プロセッサー（ＰＧ、）と、プロセッサー（ＣＰＵＪ）及び中央メモリー（ＲＡＭ）の間のブロックのアドレス伝達装置とを含む型式のものであって、本発明により、上述のマルチプロセッサーシステムは、−変位メモリ−レジスター（ｒｅｇｉｓｔｒｅ　ａ　ｄｅｃａｌａｇｅ　ｓｅｍｏｉｒｅ）（ＲＤＭ、　　・・・ＲＤＭ、　　・・・ＲＤＭ、）と称される変位レジスター組立体であって、この組立体の夫々のレジスター（ＲＤＭｊ　）が前記中央メモリー（ＲＡＭ）に接続されて、このメモリーの１サイクルで読出し装置又は書込み装置に並列に前記レジスター及び前記中央メモリーの間の情報ブロック（ｂｉ）の伝達を可能になすようになされている前記変位レジスター組立体と、一変位プロセッサーレジスター（ｒｅｇｉｓｔｒｅ　ａ　ｄｅｃａｌａｇｅ　ｐｒｏｃｅｓ−３ｅｕｒ）（ＲＤＰ、・・・ＲＤＰｊ　・・・ＲＤＰ、）と称される変位レジスターであって１、夫々の変位プロセッサーレジスター（ＲＤＰｊ　）が１つのプロセッサー（ＣＰＵｊ　）のメモリーフレーム（ＭＣ，）に接続されて、読出し装置又は書込み装置に並列に前記変位レジスター（ＲＤＰｊ　”）及び前記メモリーフレーム（ＭＣｊ　）の間の情報ブロック（ｂｔ）の伝達を可能になすようになされている前記変位レジスターと、−夫々変位メモリーレジスターＣＲＤＭｊ　”）及び変位プロセッサーレジスター（ＲＤＰ、）を接続し、これらの２つの考えられているレジスター（ＲＤＭ、　、ＲＤＰ、）の間の情報ブロック（ｂｉ）の伝達を可能になすシリーズ接続組立体（ＬＳ。

・・・ＬＳｊ　・・・ＬＳｎ）と、を設けるでいるのである。

このようにして本発明によるマルチプロセッサーシステムに於ては、メモリーフレーム及び組合されるプロセッサーの間の交換がメモリーフレームを設けるた古典的なシステムに於けると同様に行われる。これに反して中央メモリー及びメモリーフレームの間の交換は全く独創的に行われるのである。

中央メモリー（ＲＡＭ）の後のデータプロセンサー（ＣＰＵ、）のメモリーフレーム（ＭＣ，）に向う情報ブロック（ｂｉ）の伝達は、 −中央メモリーの１サイクルで、前記中央メモリー（ＲＡＭ）のブロック（ｂｉ）を、前記中央メモリーに直接接続されて考えられているプロ、センサー（ＣＰＵｊ）に対応する変位メモリーレジスター（ＲＤＭｊ　）（１つのブロックの寸法の）に向って伝達し、一対応するシリーズ接続（ＬＳＪ）上にて前記変位メモリーレジスター（ＲＤＭｊ）の内容を考えられているプロセッサーのメモリーフレーム（ＭＣｊ　）に組合された変位プロセッサーレジスター（ＲＤＰｊ　）（同じ容量の）に向って伝達し、−前記変位プロセッサーレジスター（ＲＤＰｊ　）の内容を前記メモリーフレーム（ＭＣ，）に伝達する、ことより成っている。

反対の方向にて、１つのデータプロセッサーＣＣＰＵ１　）のメモリーフレーム（ＭＣｊ）の後の情報ブロック（ｂｉ）の中央メモリー（ＲＡＭ）に向う夫々の伝達は、−考えられているメモリー振れ（ＭＣＩのブロック（ｂｉ）の前記メモリー振れ（ＭＣｊ　）に組合される変位プロセッサーレジスター（ＲＤＰｊ　）に向って伝達し、一対応するシリーズ接［（ｔ、ＳＪ）上にて変位プロセッサーレジスターＣＨＤＰｉ　）の内容を、考えられているプロセンサーに割当てられた変位メモリーレジスター（ＲＤＭｊ　）（中央メモリー（ＲＡＭ）に接続された変位レジスター（ＲＤＭ、　　・・・ＲＤＭ、・・・ＲＤＭ、）の内の）に向って伝達し、−中央メモリーの１サイクルにて、変位メモリーレジスター（ＲＤＭｊ　）の内容を前記中央メモリー（ＲＡＭ）に伝達する、ことより成っている。

このような条件にて、夫々の情報ブロック（ｂｉ）の伝達は公知のシステムの場合のように共通の並列母線を横切るのではなく、高い出力のシリーズ接続（ｌｉａｉｓｏｎｓ　５ｅｒｉｅｓ）を通って行われる。これらのシリーズ接続は並列母線を有する公知のシステムと同等の夫々のブロック（ｂｉ）の伝達時間を得るのを可能にし、又これよりも少ない時間さえ可能にするのである。実際の技術にて現在行われているパラメーターの値によって与えられる上述の比較例は奇兵にさえ見えるこの事実を明らか示している。

夫々の情報ブロック（ｂ　ｉ）が６４オクテー）　（ｏｃｔｅｔ）に等しい大きさであると仮定する０本発明のシステムに於ては、中央メモリーとメモリーフレームとの間の伝達時間は、−中央メモリ−（ＲＡＭ）／変位メモリーレジスター（ＲＤＭ−）伝達時間：１００ナノ秒（ｎａｎｏｓｅｃｏｎｄｅ）　　（現在行われている型式の不安定なアクセス中央メモリーの性能）、一対応するシリーズ接続上のシリーズ伝達時間：　６４Ｘ　８　Ｘｌ１５００．１０”　、即ち１０２４ナノ秒、５００メガヘルツの伝達周波数と仮定して（３０００メガヘルツに達する周波数を可能になす実際上の技術にて例外的でない）、一変位プロセンサーレジスター（ＲＤＰ、）／メモリーフレーム（ＭＣｊ　）：５０ナノ秒（現在甚だよ（行われている型式のメモリーフレーム）、に分解される。

従ってブロックの全伝達時間は１２００ナノ秒程度である（二次の連鎖時間を統合して）８情報交換が直接に４オクテートの語（ｓｏ　ｔ）によって並列に行ねれるメモリーフレームを有する公知のシステム（伝達の３２の線を有する習慣的な型式の母線に導かれるような更に現在行われているシステム）に於ては、１つのブロックの伝達時間はこのブロックを構成している４オクテートの１６語の伝達時間に等しく、即ち１６Ｘ１００−１６００ナノ秒に等しい。

従つて、これらの２つの解決方法に於ける平均的な仮説によれば、これらの時間は互いに憤たものである。ところで、若し本発明による従っての構成及びメモリーフレームを有する共通の並列母線を有する構成（既述の第１の解決方法）を比較すると、一古典的な解決方法（並列の共通母！ｌりに於ては、中央メモリー及び共通母線は伝達の間１００％占領される。何故ならば情報が伝達の継続中これらの２７の間を循環するからである。

一本発明による従ってに於ては、シリーズ接続は伝達の間１００％占領されるが、中央メモリーは伝達時間（メモリー読出し及び変位メモリーレジスター（ＲＤＭ、）のチャージ時間）の１０％以下しか占領されないで、中央メモリーは前述のもの＼場合よりもプロセッサーが１０倍も役立つことが出来るのである（シリーズ接続の占領は重要ではない、何故ならばシリーズ接続は遮断されてプロセッサーに対して作用するからである）。

その他の点で、本発明のシステムに於ては、中央メモリーに対して個々に夫々のプロセッサーを接続する夫々のシリーズ接続は簡単な接続であって（データの１つ又は２つの線）、このようにして構成されたシリーズのネットは、例えば夫々の接続が総て必要なスイッチによって多数の線（前述の比較例に於て伝達の３２の線）に対する並列接続であるようなりロスバーのネットとは比較され得る程には領ではいないのである。

更に、後述にて比較曲線によって判るように、本発明によるシステムは共通の母線を有する伝統的なシステムに比して甚だ改善された性能を有し、実際上甚だ多数の処理プロセッサー（１０倍乃至１００倍の多数のプロセッサー）を活用可能になし、このような性能はクロスバ−のシステムの性能に匹敵するが、本発明によるシステムは構造的に迩かに簡単である。

本発明のシステムに於ては、夫々のシリーズ接続は実際上ピント対ピントの伝達の一方向性の２つのシリーズ結合によるか、又は唯１つの二方向性結合によるのである。

第１の場合には、夫々の変位メモリーレジスター（ＲＤＭｊ）及び夫々の変位プロセッサーレジスター（ＲＤＰ、）は２つのレジスターに分離されて、一方は一方向の伝達を行うように専門化され、他方が他の方向の伝達を行うように専門化されるのである。従って一方向性の２つのシリーズ結合は２つに分離された変位メモリーレジスター（ＲＤＭｊ　）及び２つに分離された対応する変位プロセッサーレジスター（ＲＤＰｊ　）に接続されて、一方が１つの方向の伝達を、他方が他の方向の伝達を可能になすようになされるのである。

２つの一方向性結合を有する実施形態は結合（ｌｉｅｎ）に関して伝達の管理を必要としない利点を与えるが、必要な手段（結合、レジスター）を二重にする欠点がある。

第２の場合には、伝達の方向を有効にする１つの論理が二方向性結合に組合されて、この結合上を２つの方向に交互に伝達されるのを可能になすのである。この論理は前記二方向性結合が接続されているメモリーフレーム（ＭＣｉ）に組合される管環プロセンサー（ＰＧｊ　）に統合されることが出来る。

よ（判るように、夫々のシリーズ接続は甚だ多数のシリーズ結合によって形成されることが出来る。

本発明によるマルチプロセッサーシステムに於ては、アドレス伝達装置は実質的に２つの実施形態になし得る。先ず第１にアドレス伝達装置は総てのプロセッサー（ＣＰＵｊ）に共通で、これらのプロセッサー及び中央メモリー（ＲＡＭ）を古典的な方法で前述の母線のアクセスの対立を管理するようになされた母線の判定部（ａｒｂｉｔｒｅ　ｄｅ　ｂｕｓ）　（Ａ　Ｂ　）に接続するブｏ７りのアドレス並列伝達母線（ＢＵＳＡ）より成っている。注目すべきことは、このアクセス母線がブロックのアドレスの伝達にしか使用されないことでありで、この構造の設計に於てこの母線は公知のシステムのアドレスに並列の伝達母線として示され、その為に飽和の問題を生じないのである。何故ならばこの母線はブロックのアドレスの伝達の後で直ちに解除されることが出来るからである。

しかしながら、アドレスの伝達装置の他の実施形態は、情報ブロック（ｂｉ）の伝達のシリーズ接続を活用してこれらのブロックのアドレスを伝達することより成る本発明のマルチプロセッサーシステムにて企図されることが出来る。

この場合、補足的な変位レジスター（ＲＤＣｊ）が夫々のシリーズ接続（ＬＳ＝）に対応する変位メモリーレジスター（ＲＤＭ、）に並列に接続され、このようにして前述のシリーズ接続によって伝達されるアドレスがこれらの補足的レジスター（ＲＤＣｊ　＞の夫々にてチャージされ、これによって前述のレジスター（ＲＤＣＩ及び中央メモリー（ＲＡＭ）に接続されるアクセスの管理の判定部（ＡＢＭ）が設けられて前記レジスターに含まれているアドレスを抽出し、中央メモリー（ＲＡＭ）に対するアクセスの対立を管理するようになされるのである。このような判定部はそれ自体公知の概念であって、この型式の対立は多年来園く保持されて来た。この実施形態に於ては、アドレスの伝達の並列の母線の存在を回避するが、問題となっている手段は鈍化される。

その他、本発明によるマルチプロセッサーシステムは特に処理プロセッサー間に分配されるデータの統一性の問題を高性能で管理するのに適している。実際上、分配されるデータを管理する古典的な解決方法には情報伝達レベルに障害を生ずるような公知のシステムに於ける限界があったが、これに反して本発明のシステムは公知のシステムのものと概念に於て類似の分配されるデータの管理装置を設けられることが出来て本発明のシステムは完全に満足で高性能になされるのである。

例えば、分配されるデータの管理の伝統的な解決方法はデータがメモリーフレームを通過するのを回避することより成っていて、古典的な方法では分解論理（ＬＰ、）が夫々の処理プロセッサー（ＣＰＵｊ）に組合されて分配されるデータのアドレス及び分配されないデータのアドレスを区別して前者を直接に中央メモリー（ＲＡＭ）に向って、又は後者を対応するメモリーフレーム（ＭＣＩに向って転換させるようになす。

本発明による構成の第１の形態に於ては、そのシステムは、−プロセッサー（ＣＰＵｊ　）及び中央メモリー（ＲＡＭ）を接続する特別な語の並列伝達母線（ＢＵＳＤ）と、−夫々のプロセッサー（ＣＰＵＩに組合されて分配されるデータのアドレス及び分配されないデータのアドレスを区別してその照合によってこれらのアドレスをアドレス伝達装置に伝達するようになす分解論理（ＬＰｊ）と、− 中央メモリ−（ＲＡＭ）に組合され、アドレスをこれらの照合に従って受取ってメモリーの出口でデータを分配されないデータの為の対応する変位メモリーレジスター（ＲＤＭｊ　）に向うか、又は分配されたデータの為の特別の語伝達母線（’ＢＵＳＤ）に向って転換させるようになすデコード論理（ＤＥＣ）と、を含んでいる。

この解決方法は構造的な設計に於て甚だ簡単である利点を有し、特別な並列伝達母線（ＢＵＳＤ）があることは、分配されない伝達ブロックのみでなく同様に分配されたデータの語の伝達を行う為のシリーズ接続を利用することより成る解決方法に比して更に良好な性能を得させるのである。注目されることは、後者の解決方法が場合によって分配されるデータの低い割合の場合を企図出来ることである。

換言すれば、このシステムは特別の語の並列の伝達母線（ＢＵＳＤ）及びプロセッサー（ＣＰＵｊ　）及び中央メモリー（ＲＡＭ）を接続する共通の特別の語アドレス伝達母＆！３１　（ＢＵＳＡＭ）とを設けられている０分解論理（ＬＰｊ　）は分配されるデータのアドレスを共通の特別の語アドレス伝達母線（ＢＵＳＡＭ）に向って転換させて特別の語の並列の伝達母線（ＢｕｓＤ）通るデータの伝達を行わせ、又分配されないデータをアドレス伝達装置（伝達並列母線によって構成されるか、伝達がシリーズ接続を経て行われる）に向って転換させるのである。

特別な語アドレス伝達母線のあることは、この形態に於て、分配されるデータの大なる要求のある場合にアドレスデータ装置の飽和の限界を緩和させるのを可能になす。

アドレス伝達装置がアドレス伝達並列母線（ＢＵＳＡ）によって構成されている場合の実際に望ましい他の形態は、システムにメモリー（ＲＡＭ）に組合されたメモリー管理プロセッサー　（ＰＧＭ）及び夫々の処理プロセッサー（ＣＰＵＩ及び対応する管理リスト（ＲＧｊ）に組合された母線探査プロセッサー（ｐｒｏｃｅｓｓｅｕｒ　ｅｓｐｉｏｎ　ｄｅ　ｂｕｓ）　（Ｐ　Ｅ＝　）を設け、メモリー管理プロセッサー（ＰＧＭ）及びそれ自体公知の構造の夫々の母線探査プロセッサー（ＰＥｉ　）がアドレス伝達母ｖＡ（ＢｕｓＡ）に接続されて夫々前記母線に伝達されるブロックのアドレスを監督し、処理して組合されたリスト（ＲＣ；、　）内にあるブロックのアドレスを検出する場合には、中央メモリー（ＲＡＭ）及び組合されるメモリーフレーム（ＭＣｊ）を最新状態に更新するようになされている。

メモリー管理プロセッサー（ＰＧＭ）及び夫々の探査プロセッサー（ＰＥｊ）は夫々の情報ブロックに於ける状態のビットを組合せて、母線（ＢＵＳＡ）上の要求の瞬間に於ける中央メモリーのブロックの書込みを強制し、又は強制しないことを可能になす状態ビットを利用して母線（ＢＵＳＡ）に伝達されて分配されるデータの統一性を保証するブロックの要求の性質（読出し又は書込み）の関数として仕分けするのである。

アドレスの伝達がシリーズ接続によって行われる既述の場合に於て、分配されるデータの管理は同様に中央メモリー（ＲＡＭ）に組合されるメモリー管理プロセッサー（ＰＧＭ）及び夫々の処理プロセッサー（ＣＰｔＪｊ　）及び対応する管理リスト（ＲＧＪ）に組合される分配されるデータの統一性の保持プロセッサー（ＰＭＣｊ　）によって集中化されるようにして保証され、夫々の統一性保持プロセッサー（ＰＭＣｊ　”）はメモリー管理プロセッサー（ＰＧＭ）によって制御される同期化母線（ＳＹＮＣＨＲＯ）に接続されて、ブロックのアドレスの検出の場合に中央メモリー（ＲＡＭ）及び組合されるメモリーフレーム（ＭＣｊ　）を最新状態に更新するのを可能にし、中央メモリー（ＲＡＭ）及び補足的変位レジスター（ＲＤＣ，）内のアドレスの夫々のサンプルを有するメモリーフレーム（ＭＣｊ　）を最新状態に更新する。

既述のように、この最新状態化はプロセッサー（ＰＧＭ）による夫々の情報ブロックに組合された状態のビットによって保証されるのである。

注目されることは、前述の型式の同期化母線は、ブロックのアドレスがアドレス共通母線ＢＵＳＡに通過される前述の構造上に設けるることが出来ることである。この場合、探査プロセッサー（ＰＥｊ　）は同期化母線を介してメモリー管理プロセッサー（ＰＧＭ）によって誘導されるが、これは伝達に関係する場合に独特のものである。このようにしてメモリーフレームに向う無用のアクセスを回避し、探査プロセッサーは受動状態になるが（何故ならばプロセッサーＰＧＭによりて誘導されるから）、これは寧ろ上述で使用された用語に従って「統一性保持プロセッサー」として更に適当な表現により示されるものである。

他の解決方法は、分配されるデータブロックのアドレスの伝達に対するアドレス伝達並列母線（ＢＵＳＡ）を保有し、分配されないデータブロックの伝達の為にシリーズ接続を利用することより成る。

その他、本発明によるマルチプロセッサーシステムはシリーズ接続及び必要な対応する変位メモリーレジスター（ＲＤＭｊ）を制限するように同じシリーズ接続上に処理プロセッサーを再編成するのに役立つのである。

変位メモリーレジスター（ＲＤＭｊ　’）の数はシリーズ接続（ＬＳｊ）の数に対応することが出来、この場合夫々の変位メモリーレジスター（ＲＤＭ、）は特別に前記レジスターに配置されるシリーズ接続（ＬＳｊ）に静力学的に接続される。

変位メモリーレジスター（ＲＤＭｊ）の数もシリーズ接続（ＬＳｊ）の数とは異なり、特にこれよりも少なくなし得るが、この場合これらのレジスターは相互接続ネットを介在させてシリーズ接続（ＬＳｊ）に動力学的に接続されるのである古典的なシステムに於けると同様に、中央メモリー（ＲＡＭ）は並列に配置されたｍのメモリーバンク（ｂａｎｃ閣ｅｍｏｉｒｅ）（ＲＡＭ、　　・・・ＲＡＭ、　　・・・ＲＡＭ、）に分割されることが出来る。このようにして夫々の変位メモリーレジスター（ＲＤＭ、）　　は対応するシリーズ接ａ（ＬＳ、）に並列に接続されるｍの基礎レジスター（ＲＤＭ、、・−−ＲＤＭ、、−−・ＲＤＭＪ、）より構成されるのである。しかしながら、補足的な相関関係のレベル及び接続の更に良好な電気的又は光学的な適応性は夫々のメモリーバンクＲＡＭ、が点ＬＳ、、に対する点に於けるシリーズ接続によって夫々のプロセッサーｃｐｕ、に接続されるような変形１Ｂ様にて得られるのである。

その他、並列母線を有する古典的なシステムの伝達性能と少なくとも同等の伝達性能を与える為に、本発明によるシステムは少なくとも１００　ＭＨｚに等しい周波数Ｆのクロックによって同期化されるのが望ましい、変位メモリーレジスター（ＲＩ）Ｍｊ）及び変位プロセッサーレジスター（ＲＤＰｊ　）は甚だ簡単に少なくともＦに等しい変位周波数を与えることが出来る。

甚だ高い周波数（特に実際の技術によって５００　ＭＨｚ以上）の場合には、これらのレジスターを更に少ない変位周波数の副レジスターに分割してこれらを多重化することが出来る。　本発明は、接続を簡単にして上述のマルチプロセッサーシステムの装備を行い得るシリーズマルチボートメモリー構成要素に拡張される。その他の異なる応用面を有し得るこの構成要素は、情報ブロックに対応する予め定められた大きさの任意アクセスメモリー（ｍｅｍｏｔｒｅ　ａ　ａｃｃｅｓ　ａｌａｔｏｉｒｅ）　（ＲＡＭ）と、夫々前記メモリーの大きさに対応する容量の変位レジスター組立体（ＲＤＭ、・・・ＲＤＭ、　　・・・　ＲＤＭ、）　と、前記メモリーアクセス及び変位レジスターを接続する内部並列母ＩＩ（ＢＬＩＳＩ）と、前記メモリー及び予め定められた変位レジスターの間の内部母線に対する接続を有効化するようになされた変位レジスターの選択論理（ＬＳＲ）と、メモリー（ＲＡＭ）に向うアドレスの入力の為、選択論理（ＬＳＲ）に向うアドレスの入力の為、メモリー（ＲＡＭ）及び変位レジスター（ＲＤＭｊ　）の間の情報ブロック（ｂｉ）の読出し又は書込みを行う伝達指令の入力及び有効化の為、夫々の変位レジスター（ＲＤＭ、）に向う時間信号の入力の為、夫々の変位レジスター（ＲＤＭＪ）に向う情報（ｂｉ）のビットづつの入力の為及び夫々の変位レジスター　（ＲＤＭｊ　）の情報ブロックのビットづつの出力の為の入口／出口を有する外部軸組立体（ｅｎｓｅｍｂｌｅ　ｄｅ　ｂｒｏｃｈｅ）とを含む集積回路によって構成されている。

この構成要素は特に情報ブロック（ｂｉ）の大きさ及び変位レジスターの機能の種々のモードの選択を可能となす構成レジスター（ｒｅｇｉｓｔｒｅ　ｄｅ　ｃｏｎｆｉｇｕｒａｔｉｏｎ）の追加によってパラメーター化（ｐａｒａｍｅｔｒａｂｌｅ）されることが出来る。

上述で全般的な形態で説明された本発明は添付図面を参照して以下に行われる説明によって示されるが、これらの図面は制限を与えないものとして多数の実施態様を示しており、本説明の一部分をなすこれらの図面に於て、 −第１図は本発明によるマルチプロセッサーシステムの第１の実施態様の概略的な要部の図面であり、−第２図はシステム（Ａ）及び比較例としての共通母線を有する普通のマルチプロセッサー構造の為の対応する曲’ＪＩＡ　（Ｂ）の性能の計算された曲線を与える線図であり、−第３図、第４図及び第５図は第１図のシステムの機能的統一性の詳細論理の概略の図面であり、 −第６図はこのシステムを具体化する他の実施Ｂ樺の概略的要部の図面であり、一第７図は第１図のシステムの型式の分配されるデータの管理装置を設けられたシステムの概略的要部の図面であり、−第８図は第７図のシステムの副組立体の詳細論理の概略的図面であり、一第９図は分配されるデータの管理装置の変形形態を有する第７図のシステムと類似したシステムの要部の概略的図面であ−第１０図は分配されるデータの異なる管理装置を設けられた類僚のシステムの要部の概略的図面であり、−第１１図、第１２ａ図、第１２ｂ図、第１２ｃ図、第１２ｄ図、第１３図、第１４図、第１５図、第１６図、第１７図は第１０図のプロセッサーシステムの機能的統一性の詳細論理の概略的図面であり、一第１８Ｖ！：Ｊは分配されるデータの管理装置を設けられた第６図の型式のシステムの要部の概略的図面であり、−第１９図は多数の中央ユニットが１つの同じ出力結合を分配するようになされているシステムの変形形態の簡単化された要部の概略的図面であり、一第２０ａ図は中央メモリーが多数のメモリーバンクによって構成されている望ましい実施１！様の要部の概略的図面であり、−第２０ｂ図は第２０ａ図に示された構造の変形形態の図面であり、一第２１ａ図及び第２１ｂ図は前記システムを装備可能のメモリーＲＡＭの他の構造を概略的に示す図面であり、−第２２図はシステムの装備を行い得る出力マルチボートメモリー構成要素の構造を示す概略的図面である。

第１図に概略的に示された形態の装置はｎの処理プロセッサーＣＰ　Ｕ、　　・・・ＣＰＵｊ　・・・ＣＰＵゎを有するマルチプロセッサーシステムである。この図面は組合された論理を有する２つの処理プロセッサー〇ＰＵ、及びＣＰＵｊ示している。夫々の処理プロセッサーは例えば「モトロラ６８０２０　Ｊ又は「インテル８０３８６　Ｊ　・・・のような伝統的な型式であって、メモリー及び周囲界面の局在的手段を含み、潜在的メモリー装置を設けられている。

この装置はメモリー集積回路より古典的な方法で作られた任意アクセス中央メモリー（ｍｅｍｏｉｒｅ　ａ　ａｃｃｅｓ　ａｌｅａｔｏｉｒｅ）　ＲＡＭ、特に応用面に従って２５６Ｋｂｉｔｓ、　ＩＭｂｉｔｓ、４Ｍｂｉｔｓ　・・−の動力学的ＲＡＭ　ｒインテルＪ　　（ＩＮ置）、ｒＮＥＣ」　ｒＴＯ３ＨＩＢＡＪ等によって作られている。このメモリーは決定された大きさの情報ブロックｂＯ・・・ｂｉ・・・　（通常２５６ｂｉｔｓ乃至２　Ｋｂｉｔｓ）及び１つのブロックの大きさに対応する前述のメモリーのアクセス前線によって形成されている。

中央メモリーはメモリーレジスターと称されるｎの変位レジスターＲＤＭ、　　・・・ＲＤＭ、　　・・・ＲＤＭ、に並列に接続されていて、これらのレジスターは夫々甚だ高速の技術（ｔｅｃｈｎｏ−１ｏｇｉｅ　ｔｒｅｓ　ｒａｐｉｄｅ）　（’アスガＪ　　（ＡＳＧＡ））によって作られ、１つのブロックが中央メモリーＲＡＭの１サイクル毎に充チャージされ、ディスチャージされ得るようになっている。レジスターの数ｎはプロセンサーＣＰＵ、の数に等しい。

その他、１つのメモリーフレームＭＣ，がそれ自体公知の方法で夫々のプロセッサー〇ＰＵ、に組合されていて、夫々のメモリーフレームは古典的な方法で中央メモリーＲＡＭに比較して容量の小さい任意アクセスををする高速メモリーによって構成されている。リストＲＧ、及び管理プロセッサーＰＧｊが伝統的な方法でメモリーフレーム及び処理プロセッサーに接続されてメモリーフレームに伝達された情報を管理するようになっている。

その他、本発明の従ってに於ては、プロセッサーレジスターと称される変位レジスターＲＤＰ、が並列ボートによって夫々のメモリーフレームＭＣ，に接続され、夫々のプロセッサーレジスターＲＤＰ、は１つのブロックｂｉの大きさに対応する大きさで、メモリーレジスターＲＤＭ、の構造と同様の構造になされている。

夫々のメモリーレジスターＲＤＭ、はシリーズボートによってレジスタープロセッサーＲＤＰ、のシリーズボートにシリーズ接ＭＬＳ、を介して接続されている。二方向性の１つの線又は一方向性の２つの線より成ることが出来るこのシリーズ接続の製造の例は第４図及び第５図に示されている。対応するレジスターＲＤＭ、及びＲＤＰｊＯ間のブロックｂｉの伝達の制御は伝達論理ＴＦＲ，及びＴＦＲ’　、によって保証されるが、これらの伝達論理は対称的にメモリーレジスターＲＤＭ、及びプロセッサーレジスターＲＤＰ、に組合されていて、この伝達論理（それ自体は古典的な）の製造の例が第３図に詳細に示されている。

中央メモリーＲＡＭ、変位メモリーレジスターＲＤＭ、　　・・・ＲＤＭお及び組合された伝達論理ＴＦＲ，・・・ＴＦＲ，の組立体は「メモリーマルチボートシリーズＪ　（ｍｅｓｏｉｒｅ　ｍｕｌｔｉ−ｐｏｒｔ　５ｅｒｉｅｓ）　Ｍ　Ｍ　Ｓと名付けられる機能組立体を構成している。

処理プロセッサー組立体ＣＰＵ、、メモリーフレームＭＣ，。

フレームの管理リストＴＧ、、フレームの管理プロセッサーＰＧｊ％変位プロセッサーレジスターＲＤＰ、及び組合された伝達論理ＴＦＲ’　、の組立体は「中央ユニフＦ　Ｊ　Ｕ　Ｃ７と称される「機能的」組立体を構成している。

その他、このシステムは中央メモリーＲＡＭに向うプロセッサーＣＰＵ、のブロックのアドレス伝達装置を含んでいるが、このアドレス伝達装置は例えば並列伝達の共通の母線ＢＵＳＡによって構成され、これにプロセンサーＣＰＵ、（管理プロセッサーＰＣ，を介在して）及び中央メモリーＲＡＭが接続されている。

母線ＢＵＳＡのアクセスは母線判定部ＡＢによって古典的な方法で制御される。

上述された構造の全般的な作動は次の通りである。

１つのプロセッサーｃｐｕ、が組合されたメモリーフレームＮＣ，内の抜粋を有する中央メモリーＲＡＭに於ける語の形態になされた指示によって構成される正しいプログラムを行う。

このプログラムの指示に基づいてプロセッサー〇ＰＵ、は、中央メモリーＲＡＭ内、又は抜粋の形態でメモリーフレームＭＣｊ内にあるデータの語の続出を行うか、又は中央メモリーＲＡＭ内又はメモリーフレームＭＣ，内へのデータの語の書込みを行うようになされる。

プロセッサーＣＰＵ、の夫々の作動（「要求」として示される）は関係する語のアドレスａｄｒの供給、作動の性質ｒ、ｗ（読出し、書込み）及び関係する語の交換（データ）を必要とする。

夫々の要求はプロセッサーＰＣ，を活性化して、プロセッサーは古典的な方法で、関係する語を含むブロックｂｉがメモリーフレームＭＣｊ内にあるか、又場合により探されているブロックのあるメモリーフレーム内のブロックの枠内にあるかを示すようにリストフレームＲＧｊを調べるのである。

関係する語を含むブロックｂｉがメモリーフレームＭＣ，内にある場合、従って読出しの場合にはこの語が前記メモリーフレーム内で読出されてプロセッサーＣＰＵ、に送られ、書込みの場合にはプロセッサー、ＣＰＵ、によって供給される語がメモリーフレーム内に書込まれて、メモリーの処理が終了するのである。

若し関係する語を含むブロックがメモリーフレームＭＣ，内にない場合には、中央メモリーＲＡＭに於けるブロックの読出しが必要になる。

１上皇隻金メモリーフレームＭＣ，はりストＲＧ、の夫々の入力に組合された状態ビットの助けによってプロセッサーＰＧ、により決定される少なくとも１つの自由なブロックの場所を準備する。

その場合、プロセッサーＰＧ５は古典的な方法で母線判定部ＡＢの要求に従って母線ＢＵＳＡを要求する。母線判定部ＡＢは母！１ＢＵｓＡをプロセッサーＰＧ、に一致させ、このプロセッサーＰＧ、は中央目盛ＲＡＭに対する読出しを受入れて目盛にて読出されたブロックはレジスターＲＤＭ、内にチャージされ、呼出しの原点ｊによって照合される。読出しのサイクルの終了は母線ＢＵＳＡの解放によって表現され、シリーズ接続ＬＳ。

による伝達の作動はプロセッサーレジスターＲＤＰ、内へのメモリーレジスターＲＤＭ、の内容の伝達を可能になす、伝達の終了はこの為に保有されていたブロックの場所内のプロセッサーレジスターの内容のメモリーフレームＭＣ，内への書込みを行わせて、既述のようにして整理が終了する。

１１立１金メモリーフレームＭＣ，は古典的なアルゴリズムによって自由な場所を準備しないで、フレームのつの場所が要求されるブロックを受入れる為の候補になるのである。２つの状態が生じ得る。即ち −候補の場所内に含まれるブロックが設置されて以来修正されることがな（、単に省略されてリスト（ＲＣ，、）内の状態ビットの簡単な書込みによってブロックの枠を解除して既述のようにして整理が続けられ、一候補の場所内に含まれるブロックが修正されて中央メモリーＲＡＭの更新が必要となる。これを行う為に管理プロセッサーＰ　Ｃ，は候補のブロックをプロセッサーレジスターＲＤＰｉ内に伝達し、メモリーレジスターＲＯＭ、に対するプロセッサーレジスターＲＤＰ、の伝達を行わせ、次いで共通母ｍＢＵｓＡにその判定部ＡＢの要求に従うことを要求する０判定部が母線を管理プロセッサーＰＣ，に一致させた時に、管理プロセッサーＰＧ、はメモリーレジスターＲＤＭｊの内容の中央メモリーＲＡＭに於ける場所に伝達させる為の書込みの指令を発生する。メモリーＲＡＭの更新は終了して整理が既述のようにして続けられるのである。

このようにして、本発明の装置に於ては、処理プロセッサーＣＰＵ、及びそのメモリーフレームＭＣ，及び組合される論理ＲＧ、　、ＰＣ，、の間の交換は古典的な方法で行われるが、これに反して中央メモリーＲＡＭ及びメモリーフレームＭＣ，の間のブロックの伝達は共通母線を通るのみならず処理プロセンサーｃｐｕ、に与えられているシリーズ接続ＬＳ、を通過し、共通母ｌｌ５ＢｔＪＳＡはアドレスの伝達に役立つだけで、従って送信量が著しく軽減されるのである。

共通母線を有する古典的な構造に対しては「バテルＪ　（ＰＡ置）（私的フレームによるマルチプロセッサーの分析、ジャナック・エッチ・パテルーコンピューターに関するＩ　ＥＥＥ会報、第Ｃ０３１Ｓ１第４号、１９８２年４月）によって準備されたモデルが設置されたプロセッサーの数の関数として能率Ｕを与える次の近似式を導き出したことを知っている。

この場合能率Ｕは夫々の処理プロセッサーの平均使用率で、ｍは１つの処理プロセッサーがメモリーフレーム内にないメモリー要求（ｒｅｑｕｅｔｅ　ｍｅｍｏｉｒｓ）を行う為の確率（この確率ｍ　−α、Ｐａはメモリーフレーム内の情報の不存在の確率及びメモリー要求の％に与えられる処理プロセッサーの能力の関数である因子αに比例する）で、Ｗは共通母線の平均待ち時間で、これはプロセッサーの数ｎの関数であり、ｔｆはメモリーフレームに向う中央メモリーのブロックの伝達時間である。

この式を確立した仮説はこの式が共通母線を有する古典的な構造に対する式に近位したレベルと比較可能な近位レベルで本発明による構造に応用可能であることを示している。

このようにして２つの構造に共通の構成要素が同じ特性であると仮定してこれらの２つの型式の構造の性能を比較することが出来る。

第２図は次のパラメーターに対して得られたプロセッサーの数ｎの関数としての能率Ｕの曲線であって、２つの装置に共通のパラメーターは同じで総て通常のものである。

−ブロックｂ３の大きさ一６４オクテート（ｏｃｔｅｔ）−共通母線上の並列伝達の為の語の大きさ一４オクテート、−中央メモリ−ＲＡＭのアクセス時間＝１００ナノ秒、−母Ｉ！ＢＵｓＡのサイクル時間−５０ナノ秒、−シリーズ伝達周波数−５００ＭＨｚ。

−不存在の確率Ｐ　ａ　＝０．００５　　（１６Ｋｏｃｔｅｔｓのメモリーフレーム）、一プロセッサーの能力因子：α−０，５。

曲線Ａ（本発明の構造）及び曲！Ｂ　（古典的な構造）を比較して本発明による構造が古典的な構造よりも実質的に高い能率を有することが確認され、本発明による構造が、実際上１０のプロセッサーを超過出来ない共通母線を有する古典的な構造よりも著しく超過した数のプロセッサーを配置出来るのである０例えば古典的な場合には、０．７５の能率が１０までのプロセッサーから得られるが、これに反して本発明の場合には８０以上のプロセッサーに対して得られるのである。

第３図はプロセッサーレジスターＲＤＰ、に向うメモリーレジスターＲＤＭ、の情報ブロックｂｉの伝達を可能になす伝達論理ＴＦＲ，又はＴＦＲ’　、の実施例形態を示す（逆の伝達はこの図面には示されていない対称的な装置によって保証される）、夫々の論理ＴＦＲ，又はＴＦＲ’　、は放射制御装置ＴＦＲＥ、及びＴＦＲＥ”　ｊの一部分及び受入れ制御装置ＴＦＲＲ６及びＴＦＲＲ’　、の一部分を含み、これらのものは交差状態（ｆａｃｏｎ　ｃｒｏｉｓｅｅ）で作動される（送信制御装置ＴＦＲＥ、は受信制御装置ＴＦＲＲ’　、と同期的に作動される）、このシステムはクロック発生器（ｇｅｎｅｒａｔｅｕｒ　ｄ’ｈｏｒｌｏｇｅ）　Ｈを含み、周波数が伝達速度を固定させてクロック信号りを送信部ＴＦＲＥ、及び受信部ＴＦＲＲ’　、に供給する。

送信部ＴＦＲＥ、に於ては、そのチャージ１ｏａｄ　２の入力によって管理プロセッサーＰＧ、の続出し信号ｒを受取る減算レシートＥＴＩを横切って通過させるが、このポー）ＥＴＩの出カバ減Ｉｌｌ　し’；スターＤＣの減算入力’ｄｏｗｎ」及びメモリーレジスターＲＤＭ、の変位入力５ｈｉｆｔ　１に接続されている。

受信部ＴＦＲＲ”、に於ては、フリップフロップ回路（ｂａｓｃｕｌｃ）ＢがそのデータＤの入力によってプロセッサーレジスターＲＤＰ、のシリーズ出力に接続されていて、このフリップフロップ回路のクロック人力ｅｌｋはクロック発生器Ｈに接続されて信号りを受取るようになっている。管理プロセッサーＰＧｊによって供給される初期設定信号’１ｎｉｔ」がフリップフロップ回路Ｂの入力Ｓ及びプロセンサーレジスターＲＤＰＪのチャージツク信号りをプロセッサーレジＲＤＰ、の変位入力５ｈｉｆｔ　２に通すのを許す、この指令信号は同様に管理プロセッサーＰＧ。

に供給されてブロックの伝達の終了を指示する。

この組立体の作動は次の通りである。即ち管理プロセンサーＰＣ，は母線ＢＵＳＡを介して中央メモリーＲＡＭに対するアクセスを得た後で、ブロックｂｔの読出しを行って関係するブロックのアドレス及び読出し信号ｒを供給する。この信号は送信部ＴＦＲＥ、の作動を起動させ、続出し信号ｒの最終的前線はメモリーレジスターＲＤＭｊ内のブロックｂｉのチャージを生じさせて信号１ｏａｄ　１を生じさせると共にブロックｂｉのビットの大きさにｒｓｔａｒｔ　Ｊと称される補充の１ピントを足したちを戻してクロックＨが信号ｂｏｒｒｏｗによって調整された論理ボー）ＥＴＩを横切ってｔ＋ｌのクロックｈのパルスが供給されるのを可能になし、これらのパルスは入力５ｈｉｆｔ　１によってメモリーレジスターＲＤＭ、のｔ＋１のビットを変位させ、減算レジスターＤＣに対する入力ｄｏｗｎによって値０に達するようになし、信号ｂｏｒｒｏ−は零に戻り、送信部ＴＦＲＥよの作動を閉塞さセるのである。

このようにして最初に論理不活性状態１であったシリーズ接続ＬＳｊは５ｔａｒｔと称されるとットＯを伝達し、次にブロックｂｉのｔビットを伝達し、引続いて論理不活性状！１１になし、送信される最後のビットはメモリーレジスターＲＤＭｊのシリーズ入力に与えられる値１である。

続出しの要求に先立って管理プロセッサーＰＣ，は受入れ部１を１にチャージしてフリップフロップ回路Ｂの出力Ｑを入力Ｓにより論理状態１になす、従ってこの出力Ｑは論理ボートＥＴ２を有効化してこれがクロック信号りをプロセッサーレジスターＲＤＰ、に通させるのである。夫々のクロックパルスに対してこのプロセンサーレジスターは１つのピントをシリーズ出力に供給し、これがフリップフロップ回路Ｂにメモリーされる。

最初に現れるビットＯはフリップフロップ回路Ｂの出力Ｑを零になしてボートＥＴ２に対するクロック信号りを閉塞する。こノ最初のビット０はブロックｂｉに先立つ５ｔａｒｔのビットでありで、従ってこのブロックｂｉは管理プロセッサーＰＣ８が信号ｆｉｎ−ｔｒａｎｓｆｅｒｔによってフリップフロップ回路Ｂの状態の変化を予告される時にプロセッサーレジスターＲＤＰ、内に捕捉され、管理プロセッサーＰＣ，はレジスターＲＤＰ、の並列出力のフ゛ロンクｂｉを読出さないのである。

中央メモリーＲＡＭへのブロックｂｉの書込みはプロセッサーレジスターＲＤＰｊに組合される論理ＴＦＲＥ、と同じ論理ＴＦＲＥ’　、及びメモリーレジＲＤＭ、に組合される論理ＴＦＲＥ’、と同じ論理ＴＦＲＥ、の存在を必要とする。

この場合、論理ＴＦＲＲｊの信号１ｎｉｔは書込み信号Ｗに接続され、メモリーレジスターＲＡＭの解除は自動的に受信論理ＴＦＲＲ，を再作動させるのである。

この伝達制御装置の論理の実施形態は可能な一例に過ぎないで、送信レジスターは永久的変位を行うことが出来、受信レジスターは伝達の開始に於けるｓ　ｔａｒ　ｔのビットの検出によってｔのクロックパルスを生ずるように作動される。

クロックＨは２つのレジスターに接続されることが出来、又は２つの独立した局在的クロックが使用されることが出来、これの同期化が古典的な方法で同期化と称される準備（ｐｒｅａＩｌｂｏｌｅ）によって得られるようになっている。

第４図に示された従っては２分された変位メモリーレジスターＲＤＭ　１　ｊ及びＲＤＭ２．と、２分された変位プロセッサーレジスターＲＤＰ　ｌｊ及びＲＤＰ２ｊ　と、２つの一方向性シリーズ結合ＬＳ１．及びＬＳ２ｊであって、一方がメモリーレジスターＲＤＭＩ、をプロセッサーレジスターＲＤＰ１ｊに接続して第１のもの一内容を第２のものに伝達するようになっていて、他方が変位メモリーレジスターＲＤＭ２ｊをプロセッサーレジスターＲＤＰ２．に接続して第２のもの一内容を第１のも結合ＬＳｌｊ及びＬＳ２．と、伝達の制御を行うように組合された論理とを含み、ＴＦＲＥｌｊはＲＤＭｌｊに対するものてで、ＴＦＲＥ２ｊはＲＤＭ２ｊに対するもので、ＴＦＲＥ２゜はＲＤＰ２ｊに対するもので、ＴＦＲＲｌｊはＲＤＰ　１＝に対するものである。

中央メモリーＲＡＭに於ける情報ブロックｂｉを読出す為に、管理プロセッサーＰＧｊは信号１ｎｉｔによってプロセッサーレジスターＲＤＰ１ｊに組合された論理ＴＦＲＲ１ｊを初期設定し、次いでメモリーＲＡＭに対するその読出しの要求を読出し信号ｒによって作動させる。この信号はメモリーレジスターＲＤＭ１ｊに組合される論理ＴＦＲＥ１ｊを作動させ、このことは情報ブロックｂｉの結合しＳＪへの伝達を保証する。伝達の終了はプロセッサーレジスターＲＤＰ　ｌｊに組合される論理ＴＦＲＲＩＪによって検出されるが、これは管理プロセンサーＰＣ。

に信号ｆｉｎ−ｔｒａｎｓｆｅｒｔによってブロックｂｉの到着を予告するのである。従って管理プロセッサーＰＧｊはプロセッサーレジスターＲＤＰ　ｌｊの内容をメモリーフレームＭＣ，に伝達する。

メモリーブロックｂｉを書込む為に管理プロセッサーＰＧＪはプロセッサーレジスターＲＤＰ２ｊをメモリーフレームＭＣｊの抜粋である関係するブロックｂｉによってチャージし、これがブロックの結合ＬＳ２ｊへの伝達を行わせる。メモリーレジスターＲＤＭ２ｊに組合された伝達論理ＴＦＲＲ２ｊはこのブロックの良好な受信を保証する。管理レジスターＰＧｊは伝達論理ＴＦＲＥ２．から出る信号ｂｏｒｒｏ−の状態の変化によって伝達の終了を予告される。従って管理プロセッサーＰＧｊは書込みの要求を行い、書込み信号マが与えられる時に有効化されるが、これはレジスターＲＤＭ２ｊの内容の中央メモリーＲＡＭ内への伝達を行い、次の伝達の為に論理ＴＦＲＲ２ｊを再初期設定するのである。

この装置は２つの方向に於けるブロックの同時の伝達を可能になし、メモリーフレームＭＣｊが飽和した時にメモリーフレームＭＣ，内のブロックｂｔの欠点を更に迅速に処理するのを可能になし、又同様にブロックの読出しの予知の古典的機構の配置を可能になすのである。

第５図に示された他の実施形態に於ては、接続ＬＳ、は開放コレクターＯＣＩ及びＯＣ２に対する２つの入力を有し、一方の入力が開放コレクターＯＣＩに対するメモリーレジスターＲＤＭ、及び開放コレクターＯＣ２に対するプロセッサーレジスターＲＤＰ、のシリーズ出力に接続され、他方が指令フリップフロップ回路ＢＤＩ及びＢＣ２の出力Ｑに接続されている論理ボートによって構成された有効確認論理ＬＶＩ及びＬＶ２の夫々の端部に設けられた唯１つの二方向性結合を含んでいて、これらの指令フリップフロップ回路は夫々その人力Ｓ及びＲによってフリップフロツブ回路ＢＣＩに対する伝達論理ＴＦＲ及びフリツブフロップ回路ＢＣ２に対する伝達論理ＴＦＲ’　に接続されている。

読出し及び書込みは問題とするプロセッサーＰＧｉの主導のみによって専ら行われるのである。

復帰はブロックの伝達の終了に於ける伝達論理ＴＦＨにより入力Ｒに対して指令されるのである。

メモリー書込みは有効確認論理ＬＶ２に対する同様の機構を起動させる。

他のレジスター／結合の組合せが可能であって、二方向性結合の場合には特に伝達方向の信号を受取る二方向性変位レジスターを使用出来る。この解決方法は論理に対する更に複雑な変位レジスターを使用するようになし、従って先天的に伝達速度に於て性能の劣化を生ずる。

伝達速度が甚だ高い必要がある時には、変位レジスターＲＤＭＪ及びＲＤＰＪ、組合される指令論理ＴＦＲ及びＴＦＲ’、有効確認論理ＬＶＩ及びＬＶ２は迅速技術（ｔｅｃｈｎｉｌｏｇｉｅ　ｒａｐｉｄ）（ＥＣＬ、ＡＳＧＡ）内に選択され、少なくとも１００ＫＨｚに等しい周波数Ｆのクロ７りによって同期化されるのである。

第２Ｆ図に示された多重化されたレジスターを有する他の解決方法は後述にて判るように必要な高性能の論理量、従って高額化を著しく低減させることが出来る。

第１図のマルチプロセンサーシステムは同時にブロックのアドレスの伝達の共通母線及びデータのデータのシリーズ接続を設けられている。第６図は変形形態として全般的に同じ原理のマルチプロセッサーシステムを示すが、これに於てはデータ及びアドレスが共通母線がなくてシリーズ接続を通過するようになっている。

このシステムはメモリーレジスターＲＤＭＪに加えて、要求されたブロックのアドレスをメモリーし、型式論理ＴＦＲ，によって制御されるようになされた補充変位レジスターＲＤＣ。

を含んでいる。更に、アクセス管理判定部ＡＢＭは中央メモリーＲＡＭ及び補充レジスターＲＤＣ，にその並列出力によって接続されている。夫々の論理ＴＦＲ，はこの古典的な構造の判定部ＡＢＭに接続されている。夫々のメモリーフレームＭＣｊの管理プロセッサーＰＣ，はプロセッサーレジスターＲＤＰＪの並列入力の一部分に接続されて書込みの為にこれにアクセス出来るようになっている。

中央メモリーＲＡＭに於けるブロックｂｉを読出す為に管理プロセッサーＰＧｊは要求されるブロックのアドレス及び要求の性質（予め与えられたピント：１− 読出し、〇−書込みによつて）管理プロセッサーＰＧ、に接近可能のプロセッサーレジスターＲＤＰ、の部分に配置して、この軸線方向の伝達の初期設定を行う、伝達論理ＴＦＲ，は補充レジスターＲＤＣｊに対する伝達の終了を検出して判定部ＡＢＭに向って作動の要求を発し、判定部ＡＢＭはシリーズ化及び中央メモリーＲＡＭに於けるブロックの読出しの要求の処理を行わせて判定部ＡＢＭによって選択された伝達論理に対応する補充レジスターＲＤＣ。

内の要求されたブロックのアドレスを読出し、次に中央メモリーＲＡＭに於けるブロックを読出し、次いでメモリーレジスターＲＤＭｊ内にチャージされて既述のように伝達される。

中央メモリーＲＡＭに於てブロックを書込む為に、管理プロセンサーＰＣ，はアドレスの伝達、次いで書込みを行われるブロックの伝達をプロセッサーレジスターＲＤＰ、を通して連結する。このようにして補充レジスターＲＤＣ，は直ちに要求のアドレス及び性質を受取るのである。

伝達論理ＴＦＲ，はこの要求を分析して要求（書込み）の性質からメモリーレジスターＲＤＭ、内へのブロックの受入れを有効化する。伝達論理ＴＦＲ，はブロックｂｉの伝達の終了を予告されてその使用の要求を判定部ＡＢＭに伝達する。

この要求は前述の判定部で処理されてブロックｂｉの書込みを行ってメモリーを行う。

その他、第７図に示されたマルチプロセッサーシステムは分配されるデータの管理装置を含み、静力学的に分配されるデータの統一性を保持する古典的な問題の処理を可能になす、このシステムは論理を有する第１図のシステムの手段（同じ符号）及び次の補充手段を含んでいる。即ち特別の語の並列伝達母線ＢＵＳＤがプロセッサーＣＰｔ１．及び中央メモリーＲＡＭを接続している０分割論理（ｌｏｇｉｑｕｅ　ｄｅｐａｒｔｉ　ｔｉｏｎ）　Ｌ　Ｐ　１が夫々のプロセッサーＣＰＵ、に組合されていて、夫々の論理ＬＰＪは古典的な方法でプロセッサーＣＰＵ、のアドレス母線ａｄｒに並列に接続されるコンパレーターレジスタ一対の組立体によって構成されて、中央メモリーＲＡＭのメモリースペースを分配されないデータの区域及び分配されるデータの区域に分割を行うようになっていて、その為に前述の論理ＬＰ、が信号Ｐ（データの性質、分配されるか、又はされないか）を供給する。デコード論理ＤＥＣが中央メモリーＲＡＭに組合され、中央メモリーＲＡＭ自体が前記論理ＤＥＣによゥで語又はブロックによる書込みを指令されるようになされている。

デコード論理ＤＥＣは第８図に詳細に示されていて、データ入力にアドレスａｄｒＯ語のアドレス部分ａｄｒ−を受入れるデコーダーＤＥＣＬを含み、これが有効化入力によって論理ボー）ＥＴ３の出力に接続されていて、前記デコーダーの夫々の出力ｉが有効化出力ＢＦＳ、の「バッファー」に接続されている。論理ボートＥＴ３はその入力に信号Ｐ及び反転信号ｒを受取る。

デコーダーＤＥＣＥがそのデータ入力によって母ＭＡ　ａ　ｄ　ｒ　ｍに接続され、その有効化入力によって論理ボー）ＥＴ４の出力に接続されていて、その出力が１つのブロックの語の数に等しい数の論理ボート組立体ＯＵ１．に接続されている。この論理ボートＥＴ４はその入力に信号Ｐ及び反転信号マを受入れる。

ボートＥＴ４の出力は同様にを勧化人力Ｋ「バッファー、ＢＦＥＩ、ＢＦＥ、　　・・・組立体に接続されている。中央メモリーＲＡＭは語によって書込みの指令をされることが出来る。このようにして夫々の語の１部分」はその入力に書込み指令Ｗ、を規定する。夫々の論理ボートＯＵ１．の出力は中央メモリーＲＡＭの夫々の語の「部分」の入力Ｗｉに接続されている。

第８図は更にメモリーレジスターＲＤＭ、のアドレスの詳細を示していて、このものは先ずデータ入力によって共通母線ＢＵＳＡに接続されるデコーダーＤＥＣＥＢを含み、中央ユニツ）ＵＣ，の要求によって関係するプロセッサーの数ｊを受取るようになっていて、このデコーダーＤＥＣＥＢはその有効化入力によって論理ボー）ＥＴ５の出力に、又その出力１．２・・・ｊによって有効化「バッファー」Ｂ■１、Ｂｖｊ　・・・に接続されている。論理ボー）ＥＴ５はその入力に信号Ｐ及び反転信号マを受取る。同様にして、デコーダー〇ＥＣＬＢはそのデータ入力によって共通母線ＢＵＳＡＯ場ｊに接続され、又その有効化入力によって論理ボートＥＴ６の出力に接続されていて、このデコーダーＤＥＣＬＢの出力１．２・・・ｊは変位メモリーレジスターＲＤＭｊのチャージ入力１ｄｌ、ｌｄｊに接続されている。論理ボートＥＴ６はその入力に信号ｐ及び反転信号ｒを受取る。

このシステムの作動は次の通りである。１！１１ち夫々の参照メモリーに於てプロセッサー〇ＰＵ、はそのアドレス母線ａｄｒにアドレスを供給し、又要求の性質：続出しｒ又は書込みＷを供給する。読出しの場合にはこのシステムはデータを待ち、書込みの場合にはデータを供給する。アドレスａｄｒは分割論理ＰＬ。

を通り、信号Ｐによってアドレスａｄｒが分配されないデータの区域（ｐ−０）に属するか、又は分配されるデータ（ｐ−１）に属するかを指示する。最初の場合には、要求は管理プロセンサーＰＧ、に向うように転換され、第１図を参照して説明された作動モードによって処理される。第２の場合には要求が直接に共通母線ＢＬＩＳＡに向って転換され、アドレス母１ａｄｒは関係する語を照合可能のアドレスの補充線を含み、アドレスａｄｒは一部分ブロックアドレス部分ａｄｒｂにより、又一部分語アドレスａｄｒｍによって構成されている。このようにして母線の判定部ＡＢに一致した後で中央メモリーＲＡＭはブロックの調和の要求（ｐ−０）を受取り、この場合アドレスａｄｒのブロック部分ａｄｒｂのみが表示されるか、或いは語の調和の要求（ｐ＝１）を受取り、この場合総てのアドレスａｄｒ　　（ブロックａｄｒｂ及び語ａｄｒｍ）が表示される。

ブロック読出しＰ−０及びｒ−００場合、論理ボー）ＥＴ６はデコーダーＤＥＣＬＢを有効化して、チャージ信号ＬＤ、をてアドレスａｄｒｂに対する中央メモリーＲＡＭに於ける読出されたブロックをチャージするのを可能になす。

ブロック書込みｐ−０及びｙ　ｗｍ　Ｑの場合、論理ボー）ＥＴ５はデコーダーＤＥＣＥＢを有効化し、有効化信号を「バッファーＪＢＶ、に供給し、このレジスターの内容を中央メモリーＲＡＭに与えるのを可能にし、従ってアドレスａｄｒｂに対する書込みを可能にし、論理ボー）　ＥＴ５の出力がブロック書込み信号を供給する。このブロック書込み信号は論理ボー）ＯＵｌｉを通って中央メモリーＲＡＭの語の「部分ｊに対する書込み人力Ｗ１、ｗ五　・・・に拡散される。

語続出し、Ｐ−１及びｒ−０の場合、論理ボートＥＴ３はデコーダーＤＥＣＬを有効化し、有効化信号を「バッファー」ＢＦＳ、に供給して語が要求されることを可能にしくブロン）ａｄｒｂ内のアドレスａｄｒ■）、その際読出しが信号７によって保証され、特別の伝達母線ＢＵＳＤに向って転換されるのを保証する。

この語はプロセッサー〇　Ｐ　Ｕ、によって直接にデータ入力に返される。

語書込み、Ｐ−１及びｗ−Ｑの場合、論理ボー）ＥＴ４はデコーダーＤＥＣＥを有効化し、出力ｉに論理ボー）ＯＵｌｉを通って関係する中央メモリーＲＡＭの語の１部分」の書込み人力Ｗ！に向って転換される信号を供給し、入力Ｗ、にあるこの信号はこの語の「部分」のみにプロセッサーＣＰＬＩ、によってデータ母線ＢＵＳＤに供給された語を書込むのを可能になすのである。

本発明の構造の実質的な特徴は要求の最少銀のチャージを共通母線ＢｔＪＳＡに与えることである。第７図に概略的に示された構造に於ては、共通母線ＢＩＪＳＡはブロックのアドレスにより、又は語のアドレスによって作動される０語のアドレスに対する要求の周波数は分配されるデータの比率の関数で、共通母線ＢＵＳＡの飽和に導かれることが出来る。

第９図はこのチャージを減少させる為の解決方法の変形形態を示す、企図されているこのシステムは第７図の手段に加えて語のアドレスの為の母線ＢＵＳＡＭと、母線ＢＵＳＡＭに対するアクセスの対立を判定する為の判定部ＡＢ’　と、母線ＢυＳＡ及びＢＵＳＡＭより生ずるアクセスの対立を判定するようにチャージされ、それ自体が入力によって２つの母線ＢＵＳＡ及びＢＵＳＡＭに接続されている多重送信装置（ｍｕｌｔｉｐｌｅｘｅｕｒ）　ＭＵＸに接続された判定部ＡＢＭとを含んでいる。

このシステムの作動は次の通りである。即ち既述と同様に分割論理ＬＰ、が信号ｐを供給して操作されているデータの性質を照合可能になす。

若し要求が分配されないデータ（ｐ＝０）に関係する場合には、総ての情報の欠点が共通母＆ｔ！ＢＵＳＡによって伝達されるブロック型式のメモリーの要求を生ずる。

若し要求が分配されるデータ（ｐ　＝　１　）に関係する場合には、要求は共通母線ＢＵＳＡＭに向って転換される。このようにして中央メモリーＲＡＭは２つの母線ＢＵＳＡ及びＢＵＳＡＭ上の同時の要求を受取ることが出来、従って判定されなければならない０判定部ＡＢＭは古典的な方法で中央メモリーＲＡＭに対するアクセスを２つの要求の１つに割当て、要求の発生からＳＡＭに対してｐ− １）、従って信号ｐは一方では多重送信装置ＭＵＸに指令を行って要求により関係する母線の信号を通過させ、他方ではデコード論理ＤＥＣに指令を行い、既述のシステムの状態を生じさせる。

注目されることは、中央メモリーＲＡＭのレベルに於ける要求の比率が同じであるから、チャージが共通母線を中央メモリーＲＡＭに向って移動され、又そのサイクル時間が大きさが同じ程度又は母線のサイクル時間よりも大きいことである。

従ってこの解決方法は中央メモリーＲＡＭが第２０図を参照して後述される説明によって構成される独立した中央メモリーバンクによって構成されている場合しか重要でなく、若し同時に異なるメモリーバンクが関係する場合には、多（の妥協策がこの場合可能である。

第１０図は本発明による構造のつの実施形態の要部を概略的に示しているが、これに於ては、分配されるデータの問題が動力学的方法で処理されるようになっている。その為にこの実施形態による装置は、並列結合の管理プロセッサーＰＧＰＪに連結される母線の探査プロセッサーＰＥＪを含んでいる。直列結合の管理プロセッサーＰＧＳ、が待機線（ｆｉｌｅ　ｄ’ａｔｔｅｎｔｅ）　Ｆ　ＩＦＤｊによって探査プロセッサーＰＥ、に結合されている。中央ユニットの要求管理プロセッサーＰＧＵ、が一方では処理プロセッサーＣＰυｊに、又他方では並列結合の管理プロセッサーＰＧＰ、及び直列結合の管理プロセッサーｐｃｓ、に結合されている。夫々のメモリーフレームの管理プロセンサーＰＧｊに対応する論理がこの実施形態に上述の種々のプロセッサーに分割されて配置されている。メモリーフレームＭＣｊ及びそのリストＲＧ、に対するアクセスはリスト及びフレーム管理プロセッサーＰＧＲ，によって制御される。

最後に中央メモリーＲＡＭの管理プロセッサーＰＧＭは母線ＢＵＳＡ及び中央メモリーＲＡＭ及び変位レジスターＲＤＭ。

に接続されている。

この組立体の作動は次の通りである。即ち共通母線ＢＵＳＡに対する夫々の妥協策はブロックｂｉの読出し又は書込みの要求に対応する。母線探査プロセッサーＰＥ、はデータブロックの夫々の読出し要求によって作動される。

総ての探査プロセッサーによって同じサイクル内で行われるこの作動は分配されるデータの値の単一性を保証するのを可能になす。探査プロセッサーＰＥ、はリス）ＲＧ、に対するアクセスを与える。メモリーフレームＭＣＪの管理の為に使用される応用の機能は直接応用型式について説明された実施形態の中にある。リストの夫々の要素はブロックの状態の古典的なビットである「タグＪ　（ｔａｇ）（ブロックのアドレス）の場を含み、有効化ビットＶ及び修正ビア）ｍ及び２つの補充ビットは、ブロックがメモリーフレームで知られているが、シリーズ接続に伝達される間にｆがブロックが待機線ＦＩＦＯ内にあってこのようにして多数回置かれるのを回避することを指示する為のものである。

メモリー管理プロセッサーＰＧＭは一方ではブロックｂｉのアドレス及びプロセッサーのアドレスの待ち線ＡＦＩＦＯを組合うようにアクセス出来るようにし、他方に於て次のような可能な状態を示すブロックｒＯ及びｒｗによる２つのビットで構成されるブロックの状態のリストを配置する。即ちｒｏ＝ｒｗ−０ニブロックが拡散されない、ｒｏ＝１　；ｒｗ＝ｏ　：読出しの為に既に拡散されている：このブロックの１つ又は多数のコピーがメモリーフレームにアリ、ｒｏ＝ｏ　；ｒｗ−１ニブロックが書込みの為に拡散されている：このブロックの仕分けのコピーがメモリーフレーム内にある。

ブロックの状態のビットの発達は処理プロセッサーｃｐｕ。

の要求の性質に従って次のようである。即ち−若しプロセッサーｃｐｕ、が分配されない（プログラムのスペース又はデータが明確に分配れていない）データの読出しの要求を行う場合ニブロックは中央メモリーＲＡＭの前記ブロックのレジスターＲＤＭ、への伝達の時に中央メモリーに記録された読出しくｒｏ−１；　ｒｗ−０）について既に拡散されたと記録され、又メモリーフレームのりストＲＧ、の更新（有効なブロック）の同じサイクル内でメモリーフレームに記録された無修正（ｍ−０）を記録される。探査は共通母線に多数要求に反応しない（要求は指示「伝達は分配されない」によって完成している）。

−若しプロセッサーＣＰＵ、がデータ（先天的に分配されている）の読出しの要求を行う場合には、共通母線ＢＵＳＡはアドレス情報及び要求の種類の通過時間、プロセッサーＰＧＭの処理及び共通母線の探査ＰＥｊの時間で占有される。中央メモリーＲＡＭに於ては、このブロックは、１、未だ拡散されていない：ｒｏ＝ｒｗ＝Ｏである。従って中央ユニットＵＣ，に伝達され、修正されない状態を得る、２、読出しの為に既に拡散されている：ｒｏ−１；ｒｗ−０である。従って中央ユニットＵＣ，に伝達され、その状態は変化しない、３、書込みの為に既に拡散されている：ｒｏ＝Ｏ；ｒｗ−１である。このブロックの仕分はコピー（ｃｏｐｉｅ　ａ　ｊｏｕｒ　ｄｅ　ｃｅ　ｂｌｏｃ）はメモリーフレームＭＣＪ内にある。このメモリーフレームに組合される探査プロセッサーＰＥ、はアドレスの共通母線への通過の時に中央ユニットＵＣ，の要求を記録し、可能になり次第中央メモリーＲＡＭでシリーズ接続ＬＳ、への伝達を開始する。有効な伝達が行われるまでメモリー管理プロセッサーＰＧＭは待機要求をプロセッサーの数と同じ数の素子より成る組合される待機線内に入れて置くのである。

共通母線ＢＵＳＡに対する読出し要求の際に、総ての探査プロセッサーＰＥ、はそのメモリーフレームＭＣ，に組合されるリストＲＧｓを参照して反応する。共通母線ＢＵＳＡは総ての探査プロセッサーＰＥ、が管理リストＲＧ、に対してアクセスする時しか解放されないで、このことは総てのシステム内に同じ状態を保証する。メモリーフレーム内の仕分はコピーを有するプロセッサーはそのシリーズ接続が解放されると直ちにレジスターＲＤＭ、内へのブロックの伝達を行い、共通母線に対してブロックの書込み要求を行い、組合された１ｉｉＡＦＩＦｏ内の待機要求を解除してブロックの状態ビットの更新を行う。

従ってブロックの更新は探査の作動を伴わずに中央メモリーＲＡＭによる書込みしか必要としない。

−若しプロセンサーＣＰＵｊが修正されない状態でメモリーフレームＭＣ，にあるブロック内のデータの書込みを要求する場合、情報処理書込み要求が共通母線ＢＵＳＡ上に発される。

何故ならば他のメモリーフレームＭＣ，が同じ状態を有するブロックを有することが可能であるからである。これらの他のメモリーは状態の変化を知らされなければならない、その為に総ての探査プロセッサーＰＥｉ　　（共通母線ＢＵＳＡに拡散された情報処理書込みによって活性化された）が管理リストＲＧ　ｉを参照してこのブロックを無効化し、その間に中央メモリーは同時に並列管理プロセッサーＰＧＰ１と同様にこのブロックの状態の変化を管理リス）ＲＧ、内に記録する。総ての探査プロセッサー及び中央メモリーＲＡＭによる共通母線ＢＵＳＡの解放はプロセッサーＣＰＵ、がそのメモリーフレームＭＣ，内に書込みを行うのを可能になす管理リス）ＲＧｊの状態ビットの更新が行われる。

若し１つの中央ユニットが同じブロックに対する同じ要求によって母ｆｉＢＵｓＡに対するアクセスを待機する場合、その要求は単なる書込みに変換され、従って書込みの為のブロックの要求の様式（ｐｒｏｔｏｃｏｌｅ）になる。

−若しプロセッサー〇ＰＵ、がメモリーフレームＭＣ，にないブロック内のデータの書込みを要求する場合、このブロックは中央メモリーＲＡＭによって読出されてメモリーフレームＭＣＪに与えられて書込みが有効になるようになされる。

中央メモリーＲＡＭに於て、このブロックは、１、拡散されない：ｒｏ＝ｒｗ− ０である。従ってブロックはシリーズ接続ＬＳｊ上でメモリーフレームＭＣ，に向って発される。ブロックは中央メモリーに於て状Ｑｒｏ−０；ｒｗ−１を、メモリーフレーム内で修正された状１１１（ｍ−１）になり、２、読出しの為に既に拡散されている：ｒｏ＝１；ｒｗ−０である。ブロックはシリーズ接ＭＬＳｊ上でメモリーフレームＭＤ、に向って発される。ブロックは中央メモリーに於て状１！ｒｏ”０；ｒｗ−１に、メモリーフレーム内で修正された状ｊｌｌ（ｍ− １）になる、共通母線ＢｔＪＳＡに対する要求の際に、探査プロセッサーＰＥ五は要求を記録してそのメモリーフレームＭ　Ｃを内のブロックの数を無効にし、３、書込みの為に既に拡散されている：ｒｏｍＯ；ｒｗ＝１である。要求は組合される待機線ＡＦＩＦＯ内にあって共通母線ＢＵＳＡは解放される。

仕分はコピーを保有するメモリーフレームＭＣ＋　の探査プロセッサーＰＥ、は可能になされると直ちに中央メモリーＲＡＭに向ってそのメモリーフレームＭＣ，の要求されたブロックの伝達を行う、このブロックは次にメモリーフレームＭＣ，内で無効にされる。

中央ユニットＵＣ，は次の２つの場合にブロックの更新の書込み要求を行う、即ちａ）メモリーフレームが飽和してブロックの追い出しが中央メモリーに於けるブロックの更新を必要とし、ｂ）１つの中央ユニツ）ＵＣ６が１つのブロックを待機し、その際に唯１つの仕分はコピーがメモリーフレームＭＣ，内にある。探査プロセッサーＰＥｊは要求を記録して可能になると直ちにこのブロックの追い出しを行う。

中央メモリーＲＡＭに於ては、夫々の更新の書込み要求は組合される待機線ＡＦＩＦＯの参照を行わせて、このブロックを待機する中央ユニットＵＣ正を見出した場合には、変位レジスターＲＤＭ、内へのこのブロックのチャージ及びこのブロックに対応する状態ビットの更新を行わせる。従ってこの型式の書込み要求はたさプロセッサーを要求しないのである。

この実施形態に附加されたリスト管理プロセンサーＰＧＲ。

は上述のアルゴリズムの展開を可能にし、非同期の３つの機能ユニットの要求を受けるメモリーフレームＭＣ，のりストに対するアクセスを調整する。即ち１、処理プロセッサー〇ＰＵ、、実行の間にプログラムの指示を読出してこのプログラムによって操作されるデータを読出し、又は書込みを要求する、２、共通母線ＢＵＳＡ、メモリーフレームＭＣ，内のデータの統一性を保持することを要求する、３、シリーズ接続ＬＳ、、中央メモリーＲＡＭから／中央メモリーＲＡＭに向う情報ブロックをチャージ／ディスチャージすることを要求する。

夫々の要求はメモリーフレームの管理リストＲＧ、に到達する。前記管理リスト上でのこれらのアクセスのシリーズ化はメモリーフレーム内の情報の統一性の上述のアルゴリズムの良好なｌ！能を保証するのを可能になす、このようにして管理リストのレベルに於ける要求の強力な連結が得られるが、これらの要求の処理のレベルに於て存在しなければならない同期性はこれらの要求の処理論理の非同期的機能を考慮するには不充分であって、次のような機能的な切断を生ずる。即ち共通母１ＢＵｓＡに対する夫々のプロセッサーＣＰＵＪ及び補助装置（ＰＧＳ、、ＰＧＵ、）の界面が相互に排他的機能を有する２つの部分によって構成されていて、並列結合の管理プロセッサーＰＯＰｉは要求管理プロセッサーＰＧＵ、又はシリーズ接続管理プロセッサーＰＧＳ、の要求に対して共通母線に要求するか又は書込みを行うように共通母線ＢＵＳＡを処理するようにチャージされる。

母線の探査プロセッサーＰＥ、は探査の機能を保証して、共通母線ＢＵＳＡを読出しを行うように処理する。母線探査プロセッサーＰＥｊはメモリーフレームＭＣＪのリストＲＧｉに頻繁に到達する。

シリーズ結合管理プロセッサーＰＧＳ、はシリーズ接続ＬＳ、によって界面を管理する。シリーズ接続管理プロセッサーＰＧＳ、は要求管理プロセンサーｐｃｕ、及び母線探査プロセッサーＰＥ、の要求に対して情報ｂｉのチャージ及びディスチャージを保証する。シリーズ接続管理プロセッサーＰＧＳ、はそれはと頻繁ではなくメモリーフレームＭＣ，及び対応する管理リストＲＧ、に到達する。

要求管理プロセッサーＰＧＵ、はプロセッサーＣＰｔ７．から発された要求の追求を保証する。この要求管理プロセンサーＰＧＵ、は甚だ頻繁にメモリーフレームＭＤ、及び管理リストＲＧＪに到達する。この界面は通常のように処理プロセッサーＣＰＵ、に組合されたｒＭＭＵＪ　　（ｒメモリー管理ユニット」）（Ｍｅｍｏｒｙ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）の指示得る論理を含んでいる。

管理リストＲＧ、の管理プロセッサーＰＧＲ，は目盛フレームＭＣ，に対するアクセスを制当てるようにチャージされた判定部である。

第１１図、第１２図、第１３図、第１４図、第１５図、第１６図及び第１７図は第１０図の装置の種々の機能的ユニ７）の実施形態の例を示す、ユニットの符号又は入力及び出力の指示は通常のように選択されている。基本の符号から出ている夫々の機能ユニット内に生ずる同じ機能部分の符号は同じ符号で示され、例えば：　ｄｎｐ−分配されないデータ、ｄｉ−続出し要求、−ａｊ　−更新、ｄｅ −書込み要求、ｅｉ−情報の書込みである。この装置は多数のプロセッサーを有し、現在まで使用された係数ｊは現在のプロセッサー及びその補助装置を企図していて、説明を簡単にする為にこの係数はこれらの図面から省略されていて、以下の説明が夫々の処理プロセッサーに結合される夫にの機能ユニットを企図していることが判る。その他、χ−ｙｚで示される信号はＹＺ−ＲＧ、ＭＣ，ＬＩＣの場合の信号の名称及び原点を規定し、又他の場合には信号の供給源及び宛先を規定するが、Ｙ及びＺは：Ｕ−ＰＧＵ、Ｒ−ＰＧＲ，Ｒ−ＰＯＰ又はＰＥ、５− ＰＧＳを示している。

第１１図に示されたメモリーフレームＭＣは例えば１６にφの容量を有する。このメモリーフレームは、夫々４オクテートの前線に接近可能のＩＫφのＭＣ，、・・・Ｍ　Ｃ＋　ｓの迅速活性メモリー（ｍｅｗｏｉｒｅ　ｖｉｖｅ　ｒａｐｉｄｅ）の１６のモジュールによって形成されていて、メモリーフレームＭＣのアドレス母ｗＡ（ａｄｒ　　ＭＣとして示される）はブロックａｄｒ　　ｂｌｏｃのアドレス部分及びブロックａｄｒ　　ｇｏｔ内の語のアドレス部分を含んでいる。アドレス母線ａｄｒ　　ＭＣは１４の線によって構成されていて、メモリーフレームＭＣの１６にφをアドレスするのを可能にしている０部分ａｄｒ　　ｂｌｏｃハ８つの線を含み、メモリーフレームＭＣのブロックの２５６の場所のアドレスを可能にし、部分ａｄｒ−一。ｔは６つの線を含み、ブロック内の語のアドレスを可能にし、その際大きさは６４オクテートの例にある。

アドレス部分ａｄｒ　　ｂｌｏｃは夫々のメモリーモジュールＭＣ。

・・・Ｍ　ＣＩｓのアドレス入力に接続されている１語アドレス部分ａｄｒ　　ｍａｔは２つのデコーダーＤＥＣＯ及びＤＥＣｌの入力に接続されている（アドレス母線の大なる重みの４ビツトのみが使用されニアドレスは１つのアドレスオフテートで、フレー・ＭＣ，、の夫々の読出し入力及び１つの論理ポートＯＵＩの入力の１つに供給される。この論理ポート０１Ｊ１の他方の入力は測定部信号ｂｌｏｃを受取る。書込み信号Ｗ　　ＭＣは論理ポー）ＯＵ２及びＯＵ３の２つの入力の一方に供給される。論理ポートＯＵ２は他方の入力に測定部信号ｂｌｏｃを受取る。論理ポートＯＵ３はその他方の入力に信号ｂｌｏｃを受取る。論理ポートＯＵ３はその他方の入力に信号ｂｌｏｃを受取る。論理ポートＯＵ１の出力はデコーダーＤＥＣ１の有効化人力ｅｎｌに接続され、このデコーダーＤＥＣ１の列ｉの出力は列ｉの有効化「バッファー」ＢＶＬを作動させる。論理ポー）ＯＵ２の出力はデコーダーＤＥＣＯの臂効化人力ｅｎｏ及び有効化「バッファー、ＢＶＥに接続されている。論理ポート○Ｕ３の出力は論理ポートＥＴＩ。・・・ＥＴ１＋ｓに接続され、これらの論理ポートはその他方の入力にデコーダーＤＥＣＯに対応する列の出力を受入れている。

夫々の論理ポートＥＴＩ。・・・ＥＴｌ、の出力ｉは夫々のメモリーモジュールＭＣ，・・・ＭＣ，、の書込み入力Ｗ０　・・・Ｗ、％に接続されている。１つのデータ母線が夫々のメモリーモジュールＭＣ，・・・ＭＯＩｓを有効化バッファーＢＶＬの１つ及び有効化バッファーＢＶＨの１つに接続している。バッファーＢＶＬの出力及びバッファーＢＶＨの入力は並列にデータｄａｔａ−■ｏｔ　　ＭＣ（要求管理プロセッサーＰＧｔＪに接続されている）を受入れている。

上述のメモリーフレームの例の機能は次の通りである。

ｌ立上要求はシリーズ結合管理プロセッサーＰＣ５から来る。この場合は信号ブロックに論理零状態の存在により信号される。

メモリーフレームの読出しの為に、シリーズ結合管理プロセッサーＰＧＳはアドレス母線ａｄｒ　　ＭＣに読出されるブロックの配置のアドレスを与え（この場合、母線ａｄｒ　　ＭＣの部分ａｄｒ−ｂｌｏｃのみが使用される）、読出しｒ　　ＭＣを行わせる。アクセス時間の発生の為にブロックは母＄１ｄａｔａｂｌｏｃ　　ＭＣに配置可能である。

メモリーフレームの書込みの為に、シリーズ結合管理プロセッサーはアドレス母線ａｄｒ　　ＭＣに書込まれるブロックの場所のアドレスを与え、データ母ｖＡｄａｔａｂｌｏｃ　　ＭＣに、そこに書込まれるデータを与えて、線；−」Ｃを作動させる。信号ブロックの状態零は信号″”；ｗ−ＭＣを論理ポート０ＬＪ３及びＥＴＩ、を介してメモリーフレームＭＣ０・・・ＭＣ，、のモジュールの書込み指令の入力に向って転換させる。データ母線ｄａｔａｂｌｏｃ　　ＭＣにある情報はメモリーフレームに書込まれて書込み時間を発生するようになされる。

ｌ査ｌ要求は処理プロセッサー〇ＰＵの要求管理プロセッサーＰＧＵから来る。この場合は論理状Ｂ１の存在により信号ブロックに信号される。

メモリーフレームの読出しの為に、要求される語のアドレスを母線ａｄｒ　　ＭＣに与えて読出し信号ｒ−ＰＩＣを作動させる０部分ａｄｒ　　ＭＣに対応するブロックがメモリーフレームに於て読出されて要求された語が有効化パンファーＢＶＬを介してデータ母線ｄａｔａｍｏｔ　　ＭＣに向って転換される。関係する有効化バッファーＢＶＬは要求される語アドレスａｄｒ　　ｎｏｔに対応するデコーダーＤＥＣ１の出力を通って作動される。

メモリーフレームの書込みの為に、管理プロセッサーＰＧＵは母線ａｄｒ　　ＭＣに書込まれる語のアドレスを与え、データ母線ｄａｔａｍｏｔ　　ＭＣに書込まれるデータを与え、書込みみ信号ｗ　　ＭＣを作動させる。母線ｄａｔａｗｏｔ　　ＭＣにあるデータは書込み信号によって有効化されたパンファーＢＶＥを介して夫々のメモリーフレームのモジュールに拡散される。書込み信号ｗ　　ＭＣは次に関係するメモリーモジュールのみに与えられる。この信号は関係するアドレスａｄｒ　　ｇｏｔに対応するデコーダーＤＥＣＯの出力に供給される。

上述の実施形態に於ては、オフテート及びダブルオフテートに於けるアクセス及びダブルオフテート及び２つのメモリーモジュールに跨がる語に於けるアクセスの問題は伝統的な情報システムに於けると同様にして解決されるので、ニーでは説明されない。

第１２ａ図、第１２ｂ図、第１２ｃ図、第１２ｄ図は例としてフレームＲＧの管理リスト及び組合される管理プロセッサーＰＧＲの特性を示している。第１２ａ図は３２のアドレススペース及び既述のメモリーフレームの特性を有する仮定の下に於けるアドレスａｄｒ　　ＲＧの論理構造を示している。アドレスブロックの場−タグ（ｔａｇ）−５構成要素は１８ビツトにコード化される。

場−枠（ｃａｄｒｅ）−は８ビツトにコード化され、メモリーフレームＭＣのブロックの２５６の場所のアドレスを可能になす、最後の６ビツトはオフテート単位でブロック内の語アドレスを規定する。

第１２ｂ図は２５６語の２２ビツトの簡単な活性迅速メモリーであるフレームＲＧの管理リストの構造を示している。アドレスｉの夫々の語はメモリーフレームの場所ｉ内に書込まれたブロックの記載を含んでいる。

第１２ｃ図は次のもの、即ち −現在のブロックの場所又は枠内のブロックのアドレスを規定する１８ピントの場タグ、一有効化ビットＶ、一修正ビットｍ。

一伝達の終了の待機ピッ）ａ、一追出し待機ビットｆ、を含む記載構造を概略的に示している。

第１２ｄ図は一定の優先権を有する古典的な判定部と違わないプロセッサーＰＧＲの構造を示している。

この判定部はレジスターＬＡＴＣＨを含み、この場合３つの入力が夫々論理ボー）ＥＴ２、ＥＴ３、ＥＴ４に向って供給される信号ｒｑｓｔ　　ＩＪＲｌｒｑｓｔ　　ＰＲｌｒｑｓｔ　　ＳＲを夫々受取るようになっている。レジスターＬＡＴＣＨに対応する出力は優先エンコーダー（ｅｎｃｄｅｕｒ　ｄｅ　ｐｒｉｏｒｉｔｅ）の入力に接続され、その際出力がデコーダーＤＥＣＰＲＩの入力に接続されている。レジスターＬＡＴＣＨの出力に対応するラング（ｒａｎｇ）の出力は夫々信号ｇｒｎｔ　　ＵＲ，ｇｒｎｔ　　ＰＲ，ｇｒｎｔ　　ＳＲに接続され、これらの信号が反転されて夫々論理ポー）ＥＴ２、ＥＴ３、ＥＴ４の入力に接続されている。論理ポー）ＥＴ２、ＥＴ３、ＥＴ４の出力は論理ポー）ＮＯＵＩの入力に接続されている。論理ポートＮＯＵ　１の出力はフリップフロップ回路Ｂ１に接続され、このフリップフロップ回路はその人力りに優先エンコーダー（ｅｎｃｏｄｅｕｒ　ｄｅｐｒｉｏｒｉｔｅ）　Ｐ　ＲＩの出力Ｔ了を受入れている。この装置組立体は全体クロックによって同期化され、このクロックが論理ポー）ＥＴ５の入力ｃｌｋの１つに信号りを供給し、反転信号をフリップフロップ回路Ｂ１のクロック入力に供給する。フリップフロップ回路Ｂ１の出力可は論理ポートＥＴ５の他の入力に接続されている。論理ポー）ＥＴ５の出力はレジスターＬＡＴＣＨの負荷入力に接続されている。

５を横切るレジスターＬＡＴＣＨのチャージを有効化する。

部は行われている要求の全期間の間その状態に凍結される。

第１３図に示された要求管理プロセッサーＰＧＵは処理プロセンサーＣＰＵと、一一方では情報交換を行わなければならない種々のプロセッサｍ：並列管理プロセッサーＰＧＰ、シリーズ管理プロセンサーＰＧＳ、フレームリスト管理プロセッサーＰＧＲと、−他方ではメモリーフレーム管理リストＲＧ及びメモリーフレームＭＣと、の間の界面を構成している。

処理プロセッサーＣＰＵは要求管理プロセッサーＰＧＵを活性化するように起動させて信号π（アドレスストローブ（ａｄｄｒｅｓｓｓ　ｔｒｏｂｅ）を作動させる。この信号はアドレス母線ａｄｒ　　ＣＰＵ　。

読出し信号Ｔ−ＣＰＵ及び書込み信号マーＣＰＵ及び処理プロセッサーＣＰＵの機能ｗＡｆｃ　　ＣＰＵを有効化する。従って処理プロセッサーＣＰＵは信号ｄｔａｃｋ　　ＣＰＵによる要求の解消まで待機状態になるのである。

信号ａｓは弁別回路（ｃｉｒｃｕｉｔ　ｄｉｆｆｅｒｅｎｃｉａｔｅｕｒ）　Ｄ　１０の入力に接続されている。この回路の出力は１つの論理ポートＥＴＩ２の３つの入力の内の１つに接続されていて、他の２つの入力給される。フリップフロップ回路Ｂ１３の出力Ｓは論理ポートＮＥＴＩＯの出力を受入れている。論理ポートＥＴ１２の出力入力ｃｌｅａｒＩＯに接続されている。フリップフロップ回路Ｂｌｌの出力■は信号−ＵＲを供給する。フリ・ツブフロップ回路Ｂ１１はその入力百に反転位相θ１３を受取り、フリップフロップＢＩＯは反転位相θ１１を受取る。フリップフロップＢＩＯの出力Ｑはレジスター５ＲＩＯのシリーズ入力５ｅｒｉａｌ　　ｉわ１０に接続されている。変位レジスター５ＲＩＯはその入力ｃｌｋｌｏにクロるようになっている。

信号πの活性化は弁別回路Ｄ１０の作動を開始させる。ノクルスがこの回路によって論理ポー）ＥＴ１２を横切って発生され、１０を零への復帰を行わせる。

フリップフロップ回路ＢＩＯ及び変位レジスター５ＲＩＯは論理副組立体「位相分配装置」（ｄｉｓｔｒｉｂｕｔｅｕｒ　ｄｅ　ｐｈａｓｅｓ）ＤＰ−Ｕを構成する。若し変位レジスターがその人力ｅｎｌｏにレベル零があることによって有効化される場合、変位レジスターの入力ｃｌｋに対する接近したクロツクパルスは前記レジスターの１段の変位を生じさせる。

フリップフロップ回路ＢＩＯの論理状ｉｌｌは変位レジスター５ＲＩＯのシリーズＱｌｌに変位レジスター５ＲＩＯのシリーズ入力５ｅｒｉａｌ　１ｎｌｏによって跳ね返される０位相θ１１と称される反転出力θ１１はフリップフロップ回路ＢＩＯをその人力Ｒによって零に復帰させる。このようにして独特の１つのビットが位相分配装置ＤＰ　　Ｕの夫々の作動毎に変位レジスター５ＲＩＯ内に導入される。夫々のクロックパルスｈ毎にこのビットは変位レジスター５ＲＩＯ内で変位されて、別々の引続く位相θ１１、θ１２、θ１２を生ずる。

Ｒを使用する為に発されるのである。このリスト管理プロセンサーＰＧＲは可能になされると直ちに管理リストＲＧ及びメモ作動させ、これが夫々管理リスト母線及びメモリーフレーム母線上に配置される通過バッファーＢＶＩＯ５ＢＶＩＩ及びＢＶ１２の組立体を有効化、する、この信号ｇｒｎｔ　　ＬＩＲは同様に位相分配装置を有効化し、従ワてこれが順次に位相θ１１、θ１２、θ１３を生じさせる。

位相θ１１は待機に対応し、処理プロセッサー〇ＰＵにより要求され、アドレスａｄｒ　　ＣＰＵの枠の場によってアドレスされ、通過パンファーＢＶＩＯを横切って母ｗＡａｄｒ　　ＲＧに接続される管理リストＲＧ内へのブロックの記載の読出しを可能にする。信号待機の発令の為に、記載は母線ｄａｔａ　　ＲＧを介してプロセッサーＰＣＵに返送されて有効化ビットＶがコンパレーターＣＯＭＰＩＯの比較入力の１つに供給され、他の入力はアドレスａｄｒ　　ＣＰＶのタグ（ｔａｇ）部分に接続されている。有効化ピントＶと比較してこのビットは常に１にある。コンパレーターＣＭＰＩＯはその入力ｅｎｌｌ上に１のレベルが存在することによって永久的に有効化される。

管理リストＲＧに対するアクセス時間及びクロック周波数りは位相θ１１の終りにコンパレーターＣＯＭＰ　１０の出力ｅｇ１０カ定位置に位置決めされて情報「要求されたブロックがメモリーフレーム内にあるか、又はメモリーフレームにないか」を供給する。

若し要求されるブロックがメモリーフレームＭＣ内にある（ｅｇ−１）　、論理ポー）ＥＴＩＯの２つの入力の１つに供給される信号ｅｇｌｏがある場合には、位相θ１２によって較正された信号を供給して論理ポートＥＴＩＯの他方の入力に与えるのである。

論理ポートＥＴＩＯの出力上にある較正された信号は論理ポートＢＥＴＩ　Ｏ，ＮＥＴＩ　１、ＮＥＴＩ２の入力に接続されている。

論理ポートＮＥＴＩＯは論理ポートＥＴＩＯの出力の他にその入力に記載（ｄｅｓｃｒｉｐｔｅｕｒ）から発された状態反転ビットｍ及び書込み要求の反転信号ｗ　　ｃｐｕを受取る。

論理ポー）ＮＥＴＩＯの活性化は状態「ブロック内への１つの語の書込み要求がフレームにあり、これが修正されていない（ｒｒ＋＝ｏ）」に対応する。論理ポー）ＮＥＴＩＯの出力はフリシブフロップ回路Ｂ１３の入力Ｓに接続されている。論理ポー）ＮＥＴＩＯの活性化はフリップフロップＢ１３を論理１の状態になし、これが線ｒｑｓｔ　　ＬＩＰによって並列結合ＰＯＰの管理プロセンサーに対して情報書込み要求を与える。関係するブロックのアドレスは線ａｄｒ　　ｂｌｏｃ　　ｔＩＰによって供給されて線ａｄｒ−ｃｐｕから供給される。

要求管理プロセッサーＰＧＵはその任務の最初の部分を終了し、管理リストＲＧ及びメモリーフレームはフリップフロップ情報書込み機構は「並列結合管理プロセッサーＰＧＰＪなる文節に記載されていて、要求されるブロックを修正状態（ｍ−１）になし、又は無効（Ｖ＝Ｏ）になす、注目されることは、管理リストＲＧ及びメモリーフレームＭＣの要求管理プロセッサーＰＧＵによる解放が並列結合管理プロセッサーＰＣＰがアクセス出来るようになる為に必要であることである。「情報書込み」作動の終了は信号ａｃｋ　　ＵＰの作動によって要求管理プロセッサーに信号され、これがフリップフロップ回路Ｂ］３を零になし、論理ポー）ＥＴ１２を通してフリシブフロップ回路Ｂ１１及び位相分配装置を作動させ、信号ａｓによって最初に駆動されたサイクルが繰返されるが、ポートＮＥＴＩＯの活性化の結果による順序作動は要求のサイクルの間に二度繰返されることはない。

論理ポー）ＮＥＴＩＩはその入力に論理ポートＥＴＩＯの出力の他に記載から発生された状態ビットｍ及び書込み要求反転信号ｗ　　ｃｐｕを受取る。

ボートＮＥＴＩＩの作動は状態「ブロック内の書込み要求がフレーム内にあり、これが既に修正されている」に対応している。

ポートＮＥＴＩＩの出力はバッファーＢＶＩＩを通ってメモリーフレームＭＣの書込み信号ｗ　　ＭＣに接続されている。この信号は、バフファーＢＶＩＩを介して母線ａｄｒ　　ＣＰＵに接続された母線ａｄｒ　　ＭＣ上にあるアドレスに対して二方向性バッファーＢＶ１２を介して母線ｄａｔａ　　ＣＰＵに接続される母線ｄａｔａ　　ＭＣ上にあるデータのメモリーフレーム内への書込みを可能になす。

このバッファーの作動の方向は信号Ｗ　　ＭＣによって与えられる。

ボートＮＥＴＩＩの出力は同様に論理ポー）ＥＴＩＩの入力の１つに接続され、これが信号ｄｔａｃｋ　　ＣＰＩＩを処理プロセッサーＣＰＵに送るのである。

フレーム内への書込み作動は信号ππｋ　　ＣＰＵの作動と並列に行われ、このことは処理プロセッサーの通常の仕様に合致する。

メモリーフレーム？ＩＣの解除によって終了され、その結果フリシブフロップ回路Ｂｌｌに反転位相θ１３が到達する。

論理ポートＮＥＴ１２はその入力に論理ポートＥＴＩＯの終了の他に読出し要求ｒ　　ＣＰＵの反転信号を受取る。論理ポートＮＥＴ１２の作動は状態［ブロック内の語の読出し要求がフレーム内にある」に対応する。

作動の順序は既述の作動と同様であって、唯異なるのは母線ｄａｔａ　　ＣＰＵにあるデータの伝達方向にて組合された作動される信号（ｗ　　ＭＣでなくｒＭＣ）である。

若し要求されるブロックがメモリーフレームにない（ｅｇｌｏ＝０）である場合、論理ポートＮＥＴｌ　３の２つの入力の１つに接続される反転された信号ｅｇｌｏは位相θ１２によって較正された信号を生じ、論理ポー）ＮＥＴＩ３の他方の入力に与えられる。

論理ポー）ＮＥＴＩ３の出力はフリシブフロップ回路Ｂ１２の入力Ｓに接続される。この較正された信号はフリップフロップ回路Ｂ１２を１になし、このことは作動要求ｒｑｓｔ　　ＵＳをシリーズ結合の管理プロセンサーＰＧＳに向って発する。このプロセッサーは同様にｔｉｌＡａｄｒ　　ｂｌｏｃ　　ＵＳ上の要求されるブロックのアドレス及び線ｗ　　ＬｉＳ、　ｒ　　ＵＳ及びｆｃ〜ＵＳ上の要求の性質を受取る。

要求管理プロセッサーＰＧＵはその任務の最初の部分を終了し、管理リストＲＧ及びメモリーフレームＭＣは線マーＵＲの不作動化によって解除され、結果としてフリップフロップ回路Ｂｌｌ上に反転位相θ１３が到達する。

フレームの更新機構は文節「シリーズ接続の管理プロセッサーＰＧＳＪに記載されている。

注目されることは、管理リストＲＧ及びメモリーフレームＭＯの解除が、シリーズ接続管理プロセッサーＰＧＳがアクセス出来る為に必要なことである。

フレームの更新は信号−ｋ　　ＵＳの作動によって要求プロセッサーＰＧＵに信号される。この信号はフリップフロップＢ１２の入力Ｒ及びポートＥＴ１２の入力に供給される。この信号はフリップフロップ回路Ｂ１２を零にし、論理ポー）ＥＴ１２を通ってフリップフロップ回路Ｂｌｌ及び位相分配装置を活性化し、信号ａｓによって起動されるサイクルが最初に再び行われるが、今度はメモリーフレーム内にブロックのあることによって成功的に行われるのである。

第１４図に例として示されたシリーズ管理プロセッサーＰＣ５はシリーズ接続ＬＳを管理するようにチャージされ、中央メモリーＲＡＭ及びメモリーフレームＭＣの間のブロックの伝達の要求及び管理リストＲＧ内の対応する更新を行う、このシリーズ管理リストは先ず探査プロセッサーＰＥから発された要求を処理して待機線ＦＩＦＯ内で待機させる。同碌にして要求プロセッサーＰＧＵから発された要求を処理する。

シリーズ接続管理プロセッサーＰＧＳはフリップフロップ回路Ｂ２０を含んでいて、これがそのデータ人力りに待機線ＦＩＦＯから発された信号−７７を、又そのクロック入力にフリップフロップ回路Ｂ２２の出力Ｑを受入れている。１つのフリップフロップ回路Ｂ２１がそのデータ入力に論理ポート○Ｕ２０の出力を受入れている。この論理ポート０Ｕ２０はこれの２つ２１のクロック入力はフリップフロップ回路Ｂ２２の出力Ｑから来る。フリップフロップ回路Ｂ２２の出力Ｑはそのデータ人力りに帰還されていて、このことは２つに分割を行うように条件付ける。フリップフロップ回路Ｂ２２のクロック入力は論理ボートＥＴ２０の出力に接続されていて、これが機能りの全体的クロック入力の１つに受入れられ、又他の入力に有効化信号を受入れるようになっている。この有効化信号は論理ボートＥＴ２４の出力から来ていて、これが夫々２つの入力にフリップフロップ回路Ｂ２０及びＢ２１の出力Ｑ及びＱを受入れる。

フリップフロップ回路Ｂ２０はその人力Ｒに位相分配装置ＤＰＳから発された反転位相θ２５を受入れている。フリップフロップ回路Ｂ２１はその人力Ｓに論理ポートＮ０ＬＩ２０の出力Ｓを受入れている。この論理ポー）ＮＯＵ２０はその２つの入力に夫々論理ポートＥＴ２２及びＥＴ２３の出力を受入れている。

論理ポー）ＥＴ２２はその入力に位相分配装置から発された位相θ２５及び論理ボー）ＥＴ２９から発された信号ｍａｊを受入れている。論理ポー）ＥＴ２３はその入力に位相分配装置から発された位相θ２７及び反転信号ｍａｊを受入れている。

回路Ｂ２０、Ｂ２１、Ｂ２２、ＥＴ２０、ＥＴ２２、ＥＴ２３、○Ｕ２０．ＥＴ２４、Ｎ０Ｕ２０の組立体は固定優先判定部ＡＲＢ　　Ｓを構成している。これの機能は次の通りである。即ちフリップフロップ回路Ｂ２２はその出力Ｑ及びＱに全体的なりロックの周波数の１／２の周波数の交互の信号を与える。これらの信号は交互にフリップフロップ回路Ｂ２０及びＢ２１を有効化する。若し作動要求がフリップフロップＢ２０又はＢ２１の入力の１つに与えられると、これらの交互の信号は対応するフリップフロップ回路（探査プロセッサーＰＨに対するＢ２０、要求管理プロセッサーＰＧＵに対するＢ２１）内の要求を記憶し、これが今度は交互の機能を閉塞させる。注目されることは、列ＦＩＦＯが空であるか否かしか考慮しないことである。フリップフロップ回路Ｂ２０（夫々Ｂ２１）は実施の要求が終了する時しか零に復帰しないのである。

フリップフロップ回路Ｂ２０又はＢ２１の一方又は他方に対する要求の抽出は論理ボートＥＴ２４の出力の状態の変化によって読取られる。論理ＥＴ２４の出力は同様に弁別回路Ｄ２０に接続され、これが論理ポー）ＥＴ２４の出力の状態が変化した時に１つのパルスを供給する。弁別回路の出力は一方ではシリーズ接続管理プロセッサーの位相分配装置ＤＰ　　Ｓ　　（フリップ１つに接続されている。論理ポートの出力は２つのフリップフロップ回路Ｂ２４及びＢ２５の入力Ｓに接続されている。フリー−３Ｒを受入れている。論理ボー）ＮＯＵ２１はその２つの入力に論理ボー）ＥＴ３６及びＥＴ３７の出力を受入れている。

論理ボー）ＥＴ３６はその入力に位相分配装置から発される位相θ２３及び信号 −ａｊ　を受入れれ、論理ボー）ＥＴ３７は位相分配装置から発される位相θ２７及び反転信号ｍａｊを受入れるようになっている。

弁別回路Ｄ２０から発されたパルスは位相分配装置を起動し、論理ポートＯＬ＋２２を通ってフリップフロップ回路Ｂ２４及びＢ２５を論理１になす。

位相分配装置ＤＰ　　Ｓは変位レジスター５Ｒ２０及びフリップフロップ回路Ｂ３６によって構成されている。その機能は要求管理プロセッサーＰＧυに関係する文節で説明されたものと同を通って応答するプロセンサーに対する作動要求を起動する。

フリップフロップ回路Ｂ２５の出力Ｑは論理ボート０ｔＪ２３の入力の１つに接続されている。この論理ボー）ＯＵ２３の出力は変位レジスター５Ｒ２０の入力ｅｎ２０に接続されている。

論理ポートＢ２４及びＢ２５の組立体は同期ユニットの間の再同期化論理ＲＥＳＹＮＣＳを構成している。その機能は次の通りである。即ちリスト管理プロセンサーＰＧＨに向う作動要求ｒｑｓｔ　　ＳＲは論理ポー）ＯＵ２２に向い通されるフリップフロップＢ２４及びＢ２５の作動によって行われ、このことは２つの活性化の起動を許す、リスト管理プロセッサーＰＧＲに対する正しい論理は決定されない時間の間の応答ｇｒｎｔ　　ＳＲを保証し、このことはフリップフロップ回路Ｂ２５を再度零になす、フリップフロップ回路Ｂ２４はその人力Ｒの作動によって零に再設定されるまでその要求を保持する。その代りにリスト管理プロセンサーＰＧＲは！ａπｉ二５ｉｌｌを不作動化し、再同期化論理は次の作動要求の為に作動する準備が出来る。フリップフロップ回ＤＢ２５の出力Ｑは論理ボー）ＯＵ２３を介してその入力−πに入力されることによって位相分配装置を閉塞させるのに役立ち、フリップフロップ回路Ｂ２５を零に再設定することは位相分配装置を解除して次の変位が位相分配装置の入力ｃｌｋ２０に接続される全体的クロックｈを作動させる時に最初の位相θ２１を生じさせるのびＢＶ２２に接続されていて、これが夫々管理リス）ＲＧ及びメモリーフレームＭＣに対するアクセスを開く。

若しフリップフロップ回路Ｂ２０が作動される場合には、進行される作動は待機列ＦＩＦＯを介した探査プロセッサーＰＥによる要求されるブロックの追出しである。フリップフロップ回路Ｂ２０の出力Ｑは有効化バッファーＢＶ２４に接続されている。これらのバッファーはその入力にレジスターＲＥＧ２０の出力を受入れている。フリップフロップＢ２０の出力頁は論理ボート０Ｕ２１の２つの入力の１つに接続され、他方の入力に弁別回路Ｄ２０の出力を受入れている。論理ボート○Ｕ２１の出力はレジスターＲＥＧ２０の入力１ｏａｄ２０及び待機列ＦＩＦＯの入力ｒｅａｄ２０に接続されている。

このようにしてフリップフロップ回路Ｂ２０の作動は次のことを生じさせる。

１、位相分配装置の初期設定。

２、管理リスト及びメモリーフレームＭＣに対するアクセス要求。

３、レジスターＲＥＧ２０内の待機列ＦＩＦＯの頭部素子のチャージ及び待機列の前進。

４、バッファーＢＶ２４の有効化：母線ａｄｒ　　Ｘは追出されるブロックのアドレスを含んでいる０作動の性質（更新）はピッ）ｖ及びｍ（信号−ａｊ）の組合せから出発して得られる。

若しフリップフロップ回路Ｂ２１が活性化されると、進行される作動はメモリーフレームＭＣ内の欠点から生ずるのである。

フリップフロップ回路Ｂ２１の出力Ｑは有効化バッファーＢＶ２３に接続されている。これらのバッファーはその入力に要求管理プロセッサーＰＧｔ）から来る情報を受取る。

このようにしてフリップフロップ回路Ｂ２１の作動は次のことを生じさせる。

１、位相分配装置の初期設定。

２、管理リストＲＧ及びメモリーフレームＭＣに対するアクセスの要求。

３、バッファーＢＶ２３の有効化：母線ａｄｒ　　ＸはメモリーフレームＭＣ内の情報の欠点を生じさせるブロックのアドレスを含む、又要求の性質：続出しまた書込み、分配されたデータ又は分配されないデータ（線ｆｃ　　ＵＳ）　。

母線ａｄｒ　　ＸＯ場’ｃａｄｒｅ　Ｊは有効化バッフｙ−ＢＶ２０を横切って管理レジスターＲＧのアドレス線ａｄｒ　　ＲＧに接続されている。フリップフロップ回路Ｂ２６及びＢ２７の出力Ｑは夫々有効化バッファーＢＶ２０を横切って管理リストの線７−ＲＧ及びｗ　−１？ｃに接続されている。フリップフロップ回路Ｂ２６はその人力Ｓに論理ボート０Ｕ２２の出力を、又その人力Ｒに位相分配装置から発された反転位相θ２２を受取る。フリップフロ又その人力Ｒに論理ボートＮ０Ｕ２３の出力を受取る。論理ボートＮ０Ｕ２２はその入力に夫々論理ボー）ＥＴ２５及びＥＴ２６の出力を受取り、これらの論理ボー）ＥＴ２５及びＥＴ２６自体はその入力にボー）ＥＴ２５に対しては位相θ２２及び信号ｓａｊを、又ボー）ＥＴ２６に対しては位相θ２６及び信号ｓａｊを受取るようになっている。論理ボー）ＮＯＵ２３はその２つの入力に夫々論理ボートＥＴ２７及びＥＴ２Ｂの出力を受取り、これらの論理ボー）ＥＴ２７及びＥＴ２Ｂ自体はその入力に、ボー）ＥＴ２７に対しては位相θ２３及び反転された信号−ａｊを、又ボートＥＴ２Ｂに対しては位相θ２７及び反転された信号■ａｊを受取るようになりでいる。

母線の場タグａｄｒ　　Ｘは有効化バッファーＢＶ２５を横切って線ｄａｔａ　　ＲＧの場タグに接続されている。これらの有効化バッファーＢＶ２５はその有効化入力に論理ボー）ＯＵ２４の出力フリップフロップ回路Ｂ２Ｂ及びＢ２９の入力は夫々母１ｉｄａｔａ　　ＲＧの有効化ビットＶ及び修正ピッ）ｍの線に接続されている。これらのフリップフロップ回路Ｂ２８及びＢ２９のクロンク入力は位相分配装置の位相θ２２に接続されている。フリップフロップ回路Ｂ２Ｂの出力Ｑ及びフリップフロップ回路Ｂ２９の出力Ｑは論理ボー）ＥＴ２９の２つの入力に接続され、これがその出力に信号■ａｊ　を供給している。１つの論理ボー）ＯＵ２５がその入力に信号−ａｊ及び１つのフリップフロップ回路Ｂ３０の出力Ｑを受入れている。論理ボート０Ｕ２５の出力はマルチプレクサ−（ｍｕｌｔｉｐｌｅｘｅｕｒ）　Ｍ　Ｕ　Ｘ　２０の選択人力５ｅ１２０に接続されていて、このマルチプレクサ−はその２つのデータ入力にフリップフロップ回路Ｂ２Ｂの出力Ｑ（ピントＶ）及び定数０を受入れていて、この定数零は選択人力５ｅ１２０が論理１にある時に選択されるのである。マルチプレクサ−ＭＵＸ２０の出力は母線ａｄｒ　　Ｘの有効化ビット線Ｖに接続されている。母線ａｄｒ　　Ｘの待機線−ａ−は論理零の状態に強制される。修正ビいる。

上述の論理組立体は管理リス）ＲＧのアクセス及び更新論理を構成している。その機能は次の通りである。管理リスト及びメモリーフレームに対するアクセスを許す信号ｇｒｎｔ　　ＳＲの作動が有効化バッファーＢＶ２０を有効化する。関係する記載の読出しはフリップフロップ回路Ｂ２８及びＢ２９内にビット−Ｖ− 及び−ｍ−をメモリーする瞬間である位相θ２２の到達までアクセスの許可の開始を指令される。これらの２つのビットの組合せは論理ボー）ＥＴ２９を横切って作動の順序を調整する信号請ａｊを生じさせる。

２上坐ｌ金ｍａｊ−１，この場合は有効化ビットが１に等しく、修正ビットが１に等しい時に生ずる。この場合は探査プロセッサーＰＥからのブロックの追出し要求又は占有され、修正されたブロックの場所に対して要求管理プロセッサーＰＣ，ｔＪによって確認された情報の欠点に対応し、これらのの２つの場合、関係するブロックは中央メモリーＲＡＭに書込まれなければならない。

その為に、母線ａｄｒ　　ＸＯ場−ｃａｄｒｅ−は有効化バッファーＢＶ２１に向う線ａｄｒ　　ＭＣに接続されている。フリップフロンプ回路Ｂ３０及びＢ３１の出力Ｑは夫々有効化バッファーＢＶ２１を横切ってメモリーフレームＭＣの線７−」Ｃ及びマー」Ｃに接続されている。　１ｉｂｌｏｃは有効化パンファーＢＶ２１を介して零に強制される。メモリーフレームのデータＩＩＩｄ　ａ　ｔ　ａ　　Ｍ　Ｃは二方向性有効化バッファーＢＶ２２を介して変位レジスターＲＤＰの入力及び有効化バッファーＢＶ２６の出力に接続されていて、これらのものはその入力変位レジスターＲＤＰの出力線を受入れている。バッファーＢＶ２２は線ｇｒｎｔ　　ＳＲによって有効化され、その有効化の方向はフリップフロップ回路Ｂ３１の出力頁によって指令される。フリツブフロップ回路Ｂ３０はその人力Ｓ及びＲに夫々反転位相θ２１及びθ２３を受入れて、位相の分配を生じさせる。フリップフロップ回路Ｂ３１はその人力Ｓ及び百に夫々論理ボートＥＴ３２及びＥＴ３３のシリーズを受入れている。論理ボー）ＥＴ３２はその入力に位相θ２６及び反転信号ｍａｊを受入れ、論理ボー）ＥＴ３３は位相θ２フ及び反転信号■ａｊを受入れる。論理ボー）ＮＥＴ２０はその入力に位相θ２３及び信号ｍａｊを受取る。論理ボー）ＥＴ３５の出力は有効化バッファーＢＶ２６を指令して、その２つの入力に夫々反転信号■ａｊ及びフリップフロップ回路Ｂ３１の出力Ｑを受取る。論理−曽ａｊを受入れる。フリップフロップ回路Ｂ３２の出力Ｑは論理ボート０１Ｊ２３の入力の１つに接続されている。

上述の論理はメモリーフレームの１つのブロックを追出すことを可能になす、その機能は次の通りである。

管理リストＲＧに対するアクセスに並列にメモリーフレームＭＣの読出しが位相 θ２１及びθ２２の間フリップフロップＢ３０から出るれる線ｒ　　ＭＣによって活性化される。この読出しの後で、ディスチャージされるブロックを示す読出されたデータは変位レジスターＲＯＭの入力に与えられる。状態が位相θ２２の開始の際に知られている信号ｍａｊ　の作動は次のことを生じさせるのである。

１、管理リスト内のブロックの無効化：マルチプレクサ−ＭＵＸ２０の入力５ｅ１２０は論理１の状態にあり、値零が有効化ビット上に強制されて、記載はサイクルθ２２の間フリップフロップ回路Ｂ２７により指令される信号ｗ　　ＲＧの活性化によって管２、位相θ２３への位相θ２２の通過の際の変位レジスターＲＤＭのチャージ及び伝達の作動。

３、フリップフロップ回路Ｂ３２の状態１の設定、これは伝達の終了まで位相θ ２３に位相分配装置を閉塞し、論理ＴＦＲから発される信号ｆｉｎ　　ｔｒａｎｓｆｅｒｔ　　ｓａｊによって信号される。

４、位相θ２３にてフリップフロップＢ２４を零に再設定することによって管理リストＲＧ及びメモリーフレームＭＣを解放する。

このようにしてリストのアクセスが解放され（何故ならば探査プロセッサーＰＨに対してアクセス可能になるから）、更新の伝達が行われて、位相分配装置が０２３に閉塞される。

伝達が終了すると直ちにブロックが変位レジスターＲＤＭ内で待機状態になり、中央メモリーＲＡＭに対する書込みが行われるように並列結合管理プロセッサーを活性化する。

この為にフリップフロップ回路Ｂ３３はその出力Ｑによって並列結合管理プロセッサーＰＣ，Ｐを作動させるように作動要求！ｒｑｓｔ　　ＳＰに接続されている。出力Ｑは論理ボート０Ｕ２３の入力の１つに接続され、入力丁は位相分配装置の反転位相θ２４に接続され、入力Ｒは信号ａｃｋ　　ＳＰに接続されている。母線ａｄｒＸは並列結合管理プロセッサーＰＯＰの母ｖＡａｄｒ　　ｂｌｏｃ −８Ｐに接続されている。母線ａｄｒ　　ｂｌｏｃ　　ＳＰは要求の性質、更新を指示する為に信号ｍａｊを受取る。

信号ｆｉｎ　　ｔｒａｎｓｆｅｒｔ−■ａｊによ土位相分配装置の解除後に全体的なりロックｈの次の活性伝達は位相θ２３から位相θ２４への通過を生じさせる０位相θ２４は並列結合管理プロセッサーＰＧＰの作動要求（ｖＡτ−ｓｐの活性化）及び信号ａｃｋ　　ＳＰによる要求の解除まで位相分配装置の閉塞を生じさせる。この瞬間に、更新の書込みが並列結合管理プロセンサーＰＧＰによって有効に行われるのである０位相分配装置はクロックｈの次の活性伝達によって位相θ２４から位相θ２５に移行する。

中央メモリーＲＡＭの更新は終了し、フリップフロップ回路Ｂ２０はその人力Ｒの反転位相θ２５による活性化によって零に設定される。フリップフロップ回路Ｂ２Ｉは論理ボートＮ０Ｕ２２を介して論理ボートＥＴ２２によって信号ｍａｊにより調整されてその入力Ｓの位相θ２５による活性化によって１に設定される。メモリーフレーム内に情報の欠点がある場合には、ブロックの追出しは要求の最初の部分しか構成せず、要求ｒｑｓｔ　　ＬＩＳは常に存在するが、フリップフロップ回路Ｂ２１の解除は待機列ＦＩＦＯ内の待機更新要求を考慮するのを可能になす、待機列ＦＩＦ○が空（ｅｍｐｔｙ　−０）になってから、既述の総てのサイクルが今度は零を存する有効化ビットによって再度行われるのである。従って次の場合を生ずる。

ｍ　：　ｓａｊ　−０＊　この場合は、有効化ビットが零に等しい時（従ってブロックの追出しが可能）、又は有効化ビットが１に等しいが、修正ビットが零に等しい時に生じ、このブロックの仕分はコピーは既に中央メモリーＲＡＭにある。

このようにして作動要求ｒｑｓｔ　　ＳＲは記載の読出しによる管理リストＲＧ及びメモリーフレームＭＣに対するアクセスを行い、ピッ）ｍ及びＶの記憶を行い、信号ｍａｊの発生を行い、ｘ−０を有する記載の再書込み（ｍａｊ　は論理零の状態にあり、フリップフロップ回路Ｂ３１は論理零の状態にあり、従ってその出力Ｑが１になり、このことはｌの状態の論理信号をマルチプレクサ−ＭＵＸ２０の入力５ｅ１２０に与え、従って定数０を強制する）を行い、又管理リストＲＧ及びメモリーフレームＭＣに対するアクセスを解除する。これらの作動は位相θ２３の活性化から有効になる。

要求されるブロックはその時中央メモリーＲＡＭで読まれなければならない、その為に反転された信号ｓ＋ａｊが論理ボートＮＥＴ２１の入力の１つで受取られるが、これの他方の入力に位されている。フリップフロップＢ３４はその人力Ｒに伝達論理ＴＦＲから来る信号ｆｉｎ　　ｒｅｃｅｐｔｉｏｎを受取る。その出力Ｑは号ｇｒｏｔ　　ＳＲに接続され、出力Ｑは論理ボー）　０Ｕ２３の入力の１つに接続されている。

中央ロモＲＡＭに於けるブロックの読出し及びそれのメモリーフレーム内への伝達は次のようにして行われる８位相θ２３から位相θ２４への転位が作動要求をフリップフロップＢ３３から来る線面−３Ｐの活性化によって並列結合管理プロセッサーに与える。この作動の種類は今度は読出しくｒ　　ａｄｒ　　Ｘｍ０）又は書込み（ｗ　　ａｄｒ　　Ｘ＝Ｏ）であって、母線ａｄｒ　　Ｘは母線ａｄｒ　　ｂｌｏｃ　　ＳＰに対する要求されるブロックのアドレスを供給する０位相分配装置は解放信号ａｃｋ　　ＳＰの到達まで閉塞され、読出し要求又は書込み要求は並列結合管理プロセッサーＰＧＰによって中央メモリーＲＡＭに対して行われて、ブロックが同時に有効化されてメモリープロセッサーによって「待機」を記録される。従って伝達が中央メモリーＲＡＭから変位レジスターＲＤＰに向って行われる。

解除された位相分配装置は次に位相θ２５を与える。この位相は他方の入力に反転信号−ａｊを受取る論理ボー）ＮＥＴ２１の介在によって論理１の状態にフリップフロップ回路Ｂ３４及びＢ３５を設定する。フリップフロップ回路Ｂ３５は位相分配装置を閉塞する。フリップフロップ回路Ｂ３４は伝達論理ＴＦＲから出る線ｆｉｎ　　ｒｅｃｅｐｔｉｏｎの活性化によって信号されるレジスターＲＤＰ内の要求されるブロックの到達により直ちに零になり、このことは弁別回路Ｄ２１の活性化及び管理リストＲＧ及びメモリーフレームＭＣに対するアクセスの要求をフリップフロップ回路Ｂ２４からでる線ｒｑｓｔ　　ＳＲの作動によって開始させる。

線ｇｒｎｔ　　ＳＲによって信号されるアクセスの開始はフリップフロップ回路Ｂ２５及びＢ３５の零への復帰によって位相分配装置を解放し、管理リストＲＧ及びメモリーフレームＭＣに対するアクセスを開く０位相分配装置は、全体的クロックｈの次の活性伝達によって位相θ２６を与える。

管理リストの信号ｗ　　ＲＧに接続されているフリップフロップ回１ｉ！３Ｂ２７はθ２６からθ２７に作動され、このことは次のようにして管理リストの更新を行うのを可能になす、即ち一母線ｄａｔａ　　ＲＧの場ｔａｇ　＝母＆１ａｄｒ　　Ｘの場ｔａｇ　。

−有効化されたビットｖｓｘｌ　（ｍａｊ　−０及びフリップフロップ回路Ｂ３１の出力Ｑは零：並列結合管理プロセンサーＰＧＰによって１に強制されるか、又は既に探査プロセンサーＰＨによって零に復帰されたマルチプレクサ−ＭｔＪＸ２０はＶを通過させ、修正ビットｍ！母線ａｄｒ　　ＸのｌｌＩｒ　　ａｄｒ　　ＸＯｊ状！！（生ずる書込み要求ｍ＝１、読出し要求ｍ−０）、−伝達待機ビットａ−０゜一ビットｆ−０゜フリップフロップ回路Ｂ３１はメモリーフレームＭＣの信号マーＭＣをθ２６からθ２７に作動させ、このことはフリップフロップ回路Ｂ３１による伝達方向に指令された有効化バッファーＢＶ２２を介してメモリーフレームの良好な場所（母線ａｄｒ　　ＭＣに接続された母線ａｄｒ　　ＸＯ場−ｃａｄｒｅ−）内に変位レジスターＲＤＭの内容の書込みを可能になす（バッファーＢＶ２６はフリップフロップ回ＢＢ３１の出力Ｑ及び反転信号ｍａｊによって有効化される）。

位相θ２７の到達によって、管理リスト及びメモリーフレームの更新が終了される０位相θ２７の到達はフリップフロップ回路Ｂ２４を零に復帰させ、このことは管理リストＲＧ及びメモリーフレームＭＣに対するアクセス及び論理ポートＥＴ２３の出力の活性化を行うフリップフロップ回路Ｂ２１を１に復帰させ、要求管理プロセンサーＰＧＵを作動させるように信号ａｃｋ　　ＵＳを活性化させ、要求が終了する。

その他、探査プロセッサーＰＥはメモリーフレームＭＣ内のデータの統一性を保持するようにチャージされるが、例として第１５図にプロセッサーの構造を示す、このプロセッサーは、共通母線ＢＵＳＡの信号νａｌｉｄの夫々の活性伝達によって起動外に並列結合管理プロセッサーＰＧＰによって活性化される場合には、探査プロセンサーの任務は要求の種類に関係して次のようになる。

一分配されないデータブロックの読出し要求又はブロックの更新の書込み要求：無。

一分配されたデータブロックの読出し要求：、ブロック不存在：無。

、ブロック存在、無修正：無。

、ブロック存在、修正有りニブロックの追出し要求（このブロックが存在するか、又は中央メモリーＲＡＭのメモリーフレームＭＣに向う伝達の途上にあり、状態が記載のピント−ａ−により信号される）。

一分配されたデータブロックの書込み要求：、ブロック不存在：無。

、ブロック存在、無修正ニブロックの無効化。

、ブロック存在、修正ニブロックの追出し要求（注記は前述と同じ）。

一ブロックの情報書込み要求：、ブロック不存在：無。

、ブロック存在、無修正ニブロックの無効化。

、ブロック存在、修正：不可能の場合。

、宕し情報書込み要求が同じブロックにて待機中の場合、この要求はブロックの書込み要求の変換される。何故ならばこのブロックは無効化されているからである。：その為にこの要求は無効化されて実行されたものが要求管理プロセッサーＰＧＵに戻される。後者はりストＲＧを参照してブロックの存在しないことを見出し：１つの要求が管理プロセンサーＰＧＳに向って発される。この作動は並列管理プロセッサーＰＧＰによって考慮される。

若し信号ｖａｌｉｄが探査プロセンサーに組合されている並列結合管理プロセッサーＰＧＰによって活性化されると、後者の任務は要求（局在的な要求と称される）の種類の関係して次のようになる。

一分配されないデータブロックの書込み要求又はブロックの更新書込み要求：無。

一分配されたデータブロックの読出し要求：伝達を待機し、無修正（ｙ　ｍ　ａ −１及びｍ−０）の有効ブロックの記録−分配されたデータブロックの書込み要求：伝達を待機し、修正された（ｖ−ｍ−ａ−１）有効ブロックの記録。

−ブロックの情報書込み要求ニブロック「修正Ｊ　　（ｍ−１）の記録。

上述の機能を保証する為に、探査プロセッサーＰＥは変位レジスターＳＲ４０及びフリップフロップ回路Ｂ４０によって構成された位相分配袋ｆＤＰ　　Ｅを含んでいる。１つの弁別回路ＤＢ４１０入力Ｓに接続されている。この７９７１７０７１回路Ｂ４０の出力Ｑはレジスター５Ｒ４０の入力５ｅｒｉａｌ　　１ｎ４０に接続されている。レジスター５Ｒ４０の入力ｃｌｋ４０は全体的クロック信号りを受入れれ、有効化人力ｅｎ４０はフリップフロップ回路Ｂ４３の出力Ｑに接続されている。レジスター５Ｒ４０から位相分配装置の作動は要求管理プロセッサーＰＧＵについてなされた説明と同じである。

母線ＢＵＳＡの信号ｖａｌｉｄは弁別回ＢＤ４０の入力及びデコ出力を受取るようになっている。開かれたコレクター有するフリップフロップ回路Ｂ４１の出力Ｑは母線ＢＵＳＡの信号ｄｏｎｅに接続されている。

信号ｖａｌｉｄ及びｄｏｎｅは探査プロセッサーＰＨのマルチプロセッサーシステムの他の探査プロセンサーに対する同期化を保証し、信号νａｌｉｄの負の変位は弁別回路Ｄ４０を起動させ、これが位相分配装置を活性化させ、フリップフロップ回路Ｂ４１の介在によって信号ｄｏｎｅを論理零の状態にするのを可能になす。

この探査の作動の終了は論理ボー）ＮＯＵ４０の出力の状態変化によって信号されるが、これがフリップフロップ回路Ｂ４１の介在によって信号ｄｏｎｅの論理１の状態を設定する。

探査の作動は要求の性質に関係し、その為に母線ＢＵＳＡ。

場ｔｙｐｅはデコーダーＤＥＣ４１０入力に接続されている。このデコーダーＤＥＣ４１の出力ｄｎｐ及びｄｍａｊは論理ポイント０Ｕ４０の入力に接続されている。このデコーダーＤＥＣ４１の出力ｄ１、ｄｅ、　ｄｅｉは論理ボート０１１４１０入力に接続されていて、出力ｄｅ及びｄｅｉ　は同様に論理ボート０υ ４２の入力に接続されている。論理ボート０Ｕ４０の出力は論理ボー）ＥＴ４０の介在により論理ボートＮ０Ｕ４０の入力の１つに接続されていて、これの他方の入力に信号θ４１を受取るようになっている。論理ボー）Ｏ１Ｊ４１（７）出力は夫々論理、ｌニートＥＴ４２、ＥＴ４３（７）入力に接続され、他方の入力に夫々位相信号θ４１及びθ４４を受取る。論理ポートＥＴ４２及びＥＴ４３の出力は夫々フリップフロップ回路Ｂ４４の入力Ｓ及びＲに接続されている。論理ボートＥＴ４２の出力は同様にフリップフロップ回路Ｂ４２及びＢ４３の入力Ｓに接続されている。論理ポートＮ０Ｕ４１はその入力に位相信号θ４５及び論理ボー）ＥＴ４５の出力を受入れていて、この論理ボー）ＥＴ４５はその２つの入力に位相信号θ４４及び論理ボー）ＯＵ４３の反転出力を受入れている。論理ポートＮ０Ｕ４１の出力はフリップフロップ回路Ｂ４２の入力Ｒに接続されている。フリップフロップ回路Ｂ４２の出力Ｑは信号ｒｑｓｔ　　ＰＲに接続され、信号ｇｒｎｔ　　ＰＲがフリンブフｏ７ブ回ＢＢ４３の入力Ｒ２通過バッファーＢＶ４０の有効化入力及び論理ポートＯＵ４４の入力の１つに供給されるようになっている。論理ボー）Ｏ１Ｊ４４は他方の入力にフリップフロップ回路Ｂ４５の出力Ｑを受入れ、その有効化出力は通過バッファーＢＶ４１に接続されている。

論理ボー）ＥＴ４５の出力は同様に論理ボー）ＮＯＵ４０の入力の１つに接続され、この論理ボー）ＮＯＵ４０はその他方の入力に位相信号θ４５を受取る。論理ボート０Ｕ４２の出力は論理ボートＥＴ４６及びＥＴ４７の入力に接続されていて、これらの論理ボー）ＥＴ４６及びＥＴ４７は同様にその入力に論理ボートＯＵ４３の出力及びおよ夫々位相信号θ４４及びθ４５を受入れている。フリップフロップ回路４０を介して信号ｗ　　ＲＧを供給する。共通母線ＢＵＳＡの場ｃａ−ｄｒｅはバフフ、アーＢＶ４０を介して母線ａｄｒ　　ＲＧに接続されている。母線ｄａｔａ　　ＲＧは有効化バッファーＢＶ４１の出力及びレジスターＲＥＧ４０の入力に接続されていて、このレジスターＲＥＧ４０はその人力１ｏａｄ４０に位相信号θ４３を受取るようになっている。レジスターＲＥＧ４０の出力は部分ｔａｇに対してバフファーＢＶ４１の入力及びコンパレーターＣＯＭＰ　４０の入力に接続されている。コンパレーターＣＯＭＰ４０に接続されるレジスターＲＥＧ４０から発される有効化ビットＶは定数１を有する。レジスターＲＥＧ４０の出力に於けるビットＶ、ａ、ｍ％　ｆは夫Ｊｒフルチプレクサ−ＭＵＸ４０、ＭＵＸ４１、ＭＵＸ４２、ＭＵＸ４３の入力の１つに接続されている。これらのマルチプレクサ−の出力はバッファーＢＶ４１の入力に対するのと同じビットの状態を与える。マルチプレクサ−ＭＵＸ４０は他方の入力に定数０及びｌを受取り、入力５ｅ１４０は論理ボー）ＥＴ４Ｂの出力及び信号ｄａｌｅに接続されている。マルチプレクサ−ＭｔＪＸ４１は他方の入力に、管理プロセンサーＰＧＰから出る信号ｄｉ　ｌｅを受取る入力５ｅＩ４１が論理状態１である時に選択される定数１を受取る。マルチプレクサ−ＭＵＸ４２はｌの入力に定数１及び信号ｒ　　ａｄｒｂｌｏｃ　　ＳＲを受取り、入力５ｅ１４２は管理プロセッサーＰＧＰから出る信号ｄｌｅｉ及びｄｌｌｅを受取る。

マルチプレクサ−ＭＵＸ４３は他方の入力に、論理ボートＥＴ４９の出力に接続された入力５ｅ１４３が論理状態１である時に選択される定数１を受取る。論理ボー）ＥＴ４９はその入力にコンパレーターＣＯＭＰ４０の出力ｅｇ４０、反転信号ｆ及び信号ｍを受取る。論理ポートＥＴ４Ｂはその入力に出力ｅｇ４０、反転信号ｍ、信号ｄｌｅｉ及び論理ポート０υ４２の出力を受入れる。論理ボー）ＯＵ４３はその入力の１つに信号ｅｇ４０を受入れ、他方の入力に信号ｄｌｌｅを受入れる。論理ボー）ＥＴ４９の出力は同様にシリーズ結合管理プロセッサーＰＧＳ内に既に書込まれた待機列ＦＩＦＯの入力１ｏａｄ４１に接続されている。母ｖＡＢＵＳＡの場ｃａｄｒｅ及びｔａｇは待機列ＦＩＦＯの入力に接続されている。信号ｄｌｅｉ、　ｄｌｌｅ及びｒ　　ａｄｒｂｌｏｃ　　ＳＰはデコーダーＤＥＣ４１の信号ｄｅｉを受入れている並列結合管理プロセッサーＰＧＰから出ている。

上述の組立体の機能は次の通りである。信号ｖａｌｉｄの活性化は位相分配装置ＤＰ　　Ｅを初期設定してデコーダーＤＥＣ４１を有効化し、これが共通母線ＢＵＳＡ上にある要求の性質をコード化する情報の型式に関係して出力の活性化を生じさせる。活性出力は、 −ｄｎｐ：分配されないデータの読出し要求、信ずππ赤位相θ４１の発生に対して不作動化される。

ｄｍａｊ　ニブロックの更新書込み要求、信号；は位相θ４１に対して不作動化される。

−ｄ１ニブロックの読出し要求。

−ｄｅニブロックの書込み要求。

−ｄｅｉ：情報書込み要求。

これらの３つの場合はりストＲＧに対する読出しのアクセスを必要とし、後者の２つはリストの生じ得る再書込みを必要とする。その為に、アクセス要求がフリップフロップ回路Ｂ４２によって（信号ｒｑｓｔ　　ＰＲ）リスト管理プロセッサーＰＧＨに向って発されて、フリップフロップ回路Ｂ４３は信号ｇｒｎｔ　　ＰＲによって示されたアクセスの生ずるまで位相分配装置を禁止する。

従って読出しはθ４１からθ４４まで（フリップフロップ回路Ｂ４４）行われ、生じ得る書込みはθ４４からθ４５まで（フリップフロップ回路Ｂ４５）、位相 θ４３の時のレジスターＲＥＧ４０内への記載の記憶を伴って行われる。若しブロックがメモリーフレームＭＣにない場合（ｅｇ４０−０）には、信号；が位相 θ４４で不作動化される。若しブロックがフレーム内にある場合（８８−１）には、 −若しｍ−１、追出し要求が活性化されて（論理ポー）ＥＴ４９の活性化）、このブロックが既に列内にない（ｆ−０）状態になされ、修正されたビットのみが記載の再書込みの時に１に設定されたｆである。

−若しｍ−０，ブロックはマルチプレクサ−ＭＵχ４０によって無効化される（論理ポートＥＴ４Ｂの活性化）。

−若し要求が局在的である場合（ｄｌｌｅ又はｄｌｅｉが活性化）には、１）読出し又は書込みの場合にとットＶ及びａが１に設定され、ｍがＯ（読出し）に設定されるか又は１　（書込み）に設定される（信号ｒ　　ａｄｒｂｌｏｃ　　ＳＰ）。

２）情報書込みの場合にビットｍは１に強制される。

管理リス）ＲＧ内に再書込みを要求する後者の場合には信号ｄｏｎｅが位相θ４５で不作動化される。

１例が第１６図に示されている並列結合管理プロセッサーＰＧＰは要求管理プロセッサーＰＧｔＪによって、又はシリーズ接続管理プロセスＰＧＳによって共通母線を要求し、又要求の妥協を実施するようにチャージされる。

要求管理プロセッサーＰＧｔＪから発される要求は情報書込み要求しか出来ないのである。シリーズ接続管理プロセンサーＰＧＳから発される要求はブロックの読出し要求又は書込み要求である。

並列結合管理プロセンサーＰＧＰはデータ人力りによって信号“ｒｑｓτ−ＬＩＰに接続されているフリップフロップ回路Ｂ６０を含んでいる。１つのフリップフロップ回路Ｂ６１がそのデータ入０及びＢ６１のクロック入力に接続されている。フリップフロート０１Ｊ６０の入力に接続されている。この論理ポート０Ｕ６０の出力は一方では弁別回路Ｄ６０に、又は他方では反転された状態で論理ポー）ＥＴ６０の入力に接続されていて、この論理ポー）ＥＴ６０は他方の入力に全体的クロック信号りを受入れている。論理ポートＥＴ６０の出力はフリップフロップＢ６２のクロック入力に接続されている。弁別回路Ｄ６０の出力はフリップフロップ回路Ｂ６３の入力Ｓに接続されている。この０６２及びＮ０Ｕ６０に接続されている。論理ポート０Ｕ６２は他方の入力に反転信号νａｃｉｄを受取り、その出力は弁別回路６１０入力に接続されている。この回路Ｄ６１の出力は論理ポー）ＥＴ６２の入力の１つ及びフリップフロップ回路Ｂ６４の入力Ｓに接続されている。このフリップフロップ回路Ｂ６４の出力Ｑは通過バッファーＢＶ６０のを勧化入力及び開かれたコレクター１６０を有するインバーターを通って反転された状態で信号νａｌｉｄに接続されている。信号ｄｏｎｅは弁別回路Ｄ６２の入力に接続されている。この回路Ｄ６２の出力はフリップフロップ回ＩＢ６４の入力Ｒ及び論理ポートＮ０Ｕ６０の入力の１つに接続されている。この論理ポー）ＮＯＵ６０の出力は論理ポー）ＮＥＴ６０及びＮＥＴ６１の入力の１つに接続されていて、これらの論理ポー）ＮＥＴ６０及びＮＥＴ６１は他方の入力に夫々フリップフロップ回路Ｂ６０及びＢ６１の出力Ｑを受取るようになっている。フリップフロップ回路Ｂ６０及びＢ６１の出力Ｑは同様に夫々通過バッファーＢＶ６１及びＢＶ６２の有効化入力に接続されている。論理ポー）ＮＥＴ６０の出力は−理ボートＥＴ６３０入力の１つに接続されていて、この論理ポー）ＥＴ６３は他方の入力に弁別回路Ｄ６３の出力を受取る。

論理ポー）ＥＴ６３の出力は信号ａｃｋ　　ＵＰを管理プロセッサーＰＧＵに向うて供給する。論理ポー）ＮＥＴ６１の出力はフリップフロップ回路Ｂ６１の入力Ｓに接続され、信号ａｃｋ　　　ＳＰを供給する。母線ａｄｒ　　ｂｌｏｃ　　ＵＰは有効化バッファーＢＶ６１の入力及びコンパレーターＣＯＭＦの入力に接続されている。

母線ａｄｒ　　ＢＬＯＣＳＰは有効化バッファーＢＶ６２の入力に接続されている。バッファーＢＶ６１及びＢＶ６２の出力は共に接続されて有効化バッファーＢＶ６００Å力に接続されている。

バッファーＢＶ６０の出力は共通母線ＢυＳＡに接続されている。論理ポート０Ｕ６３及びＯＵ６４はその入力に夫々フリッびＯＵ６４に対する信号■ａｊを受入れている。論理ポートＯＵ母線ＢＵＳＡの場ｔａｇ及びｃａｄｒｅを受取る。

コンパレーターＣＯＭＰの入力ｅｎ６０は論理ポー）ＥＴ６１の出力に接続され、こ−ターＣＯＭＰの出力ｅｇ６０は別々回路Ｄ６３の入力に接続されている。

この回路の出力は同様にフリップフロップ回路Ｂ６０及びＢ６１の入力Ｒ及び論理ポー）ＥＴ６２の他方の入力に接続されている。

この組立体の機能は次の通りである。

論理ポー）ＥＴ６０及び○Ｕ６０に組合されたフリップフロツブ回路Ｂ６０、Ｂ６１及びＢ６２は局在的判定部を構成している。この判定部は交互に要求ｒｑｓｔ　　ＬＩＰ及びｒｑｓｔ　　ＳＰを検査してこれらの要求を信号ｒｑｓｔｉによって共通母線ＢＵＳＡの判定在的判定部を解放し、妥協が終了する。

若し要求がシリーズ接続管理プロセッサーＰＧＳから来る場合には、信号ｄｌｅｉ及びｄｌｌｅは組合される探査ブ０センサーＰＥにリストＲＧ内で行われるブロックの状態ビットの更新の性質を指示する。

若し要求が要求管理プロセッサーＰＧＵから来る場合に、従って同じブロック上の情報書込みの検出（探査プロセッサーＰＥから来る信号ｄｅｉ）の場合には、直ちに解除が行われ、要求管理プロセッサーＰＧＵがリストを参照した後で（ブロックは無効化されている）その要求をシリーズ接続管理プロセッサーＰＣ５に転換させる。

１例が第１７図に示されているメモリー管理プロセッサーＰＧＭは中央メモリーＲＡＭにブロックの読出し又は書込みを保証して、マルチプロセッサーシステムの種々のメモリーフレーム内の情報の統一性を保持することに関与するようにチャージｄを受入れ、出力によってフリップフロップ回路Ｂ８０及びＢ１１の入力Ｓ並びに変位レジスター５Ｒ８Ｑの入力ｃｌｒ　　８０に接続されている弁別回路Ｄ８０を含んでいる。開かれたコレクターを有するフリ７ブフロツプＴＢ８０の出力Ｑには信号ｄｏｎｅが供給される。フリップフロップ回路Ｂ８１の出力ＱはレジスターＳＲ８０の入力５ｅｒｉａｌ　　１ｎ８０に接続されていて、このフリップフロップ回路Ｂ８１はその人力Ｒによってレジスター５Ｒ８０の反転された出力θ８１に接続されている。レジスター５Ｒ８０はその人力ｃｌｋ８０に全体的クロック信号りを受入れていて、その有効化人力ｅｎ８０は常に活性化されている。フリップフロップ回路Ｂ８１及び変位レジスター５Ｒ８０は位相分配装置ＤＰ−人力によって共通母線ＢＵＳＡの部分ｔｙｐｅに接続されていて、信号ｄｎｐ　、　ｄＬ　ｅｉ及び−ａｊを供給する。大きさ２ビツト（夫々ｒｏ及びｒ！１と称される）の活性メモリーＲＡＭＦＧがそのアドレス母線に共通母線ＢＵＳＡの場ｔａｇ及びｃａｄｒｅを受入れている。

ビットｒｏ及びｒ−によって構成されるこのメモリーのデータ母線対しては反転された状態で論理ボー）ＥＴ８０に接続されている。論理ＰＡＬ８０は場ｔｙｐｅに接続されて論理信号ｃｌ、　ｒ／ｗ、ｓ／ｎ　、　＋＊ｆｆ及びｅｎ８２を受取り、信号ｃｌはフリップフロップ回路Ｂ８２から出ていて、信号ｒａｗ及びｓ／ｎは組合される待機列ＡＦＩＦＯから出ていて、信号ｓ＋ｆｆは論理ポートＥＴ８１から出ていて、信号ｅｎ８２はフリップフロップ回路Ｂ８３から出ていて、このフリップフロップ回路Ｂ８３はその入力Ｓ及びＲに夫り位相分配装置ＤＰ　　Ｍの反転信号θ８２及びＢ８１を受入れている。論理ＰＡＬはその出力ｒｏ−ｒ−に次の論理式を送る。即ちｄｎｐ　＝１０、ｃｌ、ｓノ’；、ｒ／ｗ− １０、ｍａｊ、ｃｌ、ｓ／ｎ、ｒ／ｗ−０１を送信する。論理ボートＥＴ８０の出力はフリップフロップ回路Ｂ８４の入力りに接続されていて、このフリップフロップ回路Ｂ８４はそのクロック入力に位相θ８２を受取る。このフリップフロップ回路の出力Ｑは論理ボー）ＥＴ８１の入力の１つに接続されていて、この論理ボートＥＴ８１は他方の入力に論理ボー）ＯＵ８０の出力を受入れている。この論理ボートＯυ８０の２つの入力はデコーダーＤＥＣ８０の出力ｄｅ及びｄｌに接続されている。メモリーＲＡＭＦＣの読出しｒの入力は位相θ８１に接続され、書込みＷの入力は論理ボー１−ＥＴ８２の出力に接続されている。この論理ボートＥＴ８２はその入力に信号θ８３の入力及び論理ボートＥＴ８３の出力を受入れていて、その際にこれの入力は信号ｓ／ｎ及び位相θ８７に接続されている。デコーダーＤＥＣ８０の出力は論理ボー）ＥＴ８４及びＥＴ８５に接続され、これらの論理ボートは他方の入力に夫々位相θ８１及びＢ８５を受入れている。

信号ｓ／ｎは同様に論理ボー）ＥＴ８６及びＥＴ８７に向って供給され、これらの論理ボートは他方の入力に夫々位相θ８６及びＢ９０を受入れている。論理ボートＥＴ８１の出力耐ｆは同様に論理ボートＥＴ８Ｂに接続され、この論理ボートは他方の入力に、他方の入力に夫々位相θ８３及びＢ８７を受取る論理ボー）ＥＴ８９及びＥＴ９０に対して反転された状態で位相θ８３を受取る。論理ボートＥＴ８Ｂの出力は列ＡＦ　Ｉ　ＦＯの入力ｗｆｆに接続されている。論理ボートＥＴ８４、ＥＴ８６の出力は論理ポート０Ｕ８１０入力に接続され、その隙に出力はフリップフロップ回路Ｂ８５０入力Ｓに接続されている。論理ボー）ＥＴ８５、ＥＴ８７、ＥＴ９０の出力は論理ポート０Ｕ８２０入力に接続され、その際出力はフリップフロップ回路Ｂ８５の入力Ｒに接続際信号ｓ７Ｍは同様に反転状態で論理ボー）ＥＴ９１に接続され、この論理ボートは他方の入力に位相θ８９を受入れている。論理ボートＥＴ９１の出力は論理ボートＮ０Ｕ８００Å力に接続され、この論理ボートは他方の入力に論理ボー）ＯＵ８２の出力を受取っている。論理ボートＮ０Ｕ８０の出力はフリップフロップ回路Ｂ８０の入力Ｒに接続されている。デコーダーＤＥＣ８０の出力ｍａｊ　は論理ボートＥＴ９２、ＥＴ９３、ＥＴ９５の入力に接続され、これらの論理ボートは他方の入力に夫々位相θ８１、Ｂ８５、Ｂ９１を受入れている。論理ボー）ＥＴ９２１及びＥＴ９３の反転出力は夫々フリップフロップ回路Ｂ８６の入力Ｓ及びＲに接続され、論理ボー）ＥＴ９４及びＥＴ９５の出力はフリップフロップ回路Ｂ８２の入力Ｓ及びＲに接続されている。フリップフロップ回路Ｂ８２の出力Ｑは列ＡＦＩＦＯの入力ｃｆｆ及びマルチプレクサ−ＭＵＸ８０の指令５ｅ１８０の入力に供給される論理信号Ｃ１を発生する。共通母線ＢＵＳＡの部分ｔａｇ　、ｃａｄｒｅは列ＡＦ　Ｉ　ＦＯのデータ入力及びマルチプレクサ−ＭＵＸ８０のデータ入力の１つに接続されている。デコーダーＤＥＣ８０の出力ｄｌは同様に列ＡＦ　Ｉ　ＦＯのデータ入力の１つに接続されて読出し／書込み信号１／ｅを発生するようになっている０列ＡＦＩＦＯのデータ出力はマルチプレクサ−ＭＵＸ８０の他方の入力に接続されている。マルチプレクサ−ＭＵＸ８０の出力は部分ｔａｇ　、ｃａｄｒｅに対する中央目盛ＲＡＭのアドレス母線及び塔部分ｃｐｕに対するデコーダーＤＥＣ８１応用ＤＥＣ８２の入力に接続されている。フリップフロップ回路Ｂ８６の出力Ｑは中央メモリーＲＡＭの書込み入力及びデコ−ダーＤＥＣ８２の入力π訂に接続されている。フリップフロップ回路Ｂ８５の出力Ｑは僅かに遅延されて中央メモリーＲＡＭの読出し入力及び論理ボー）ＥＴ９６の入力の１つに接続され、この論理ボートは他方の入力に論理ボー）ＯＵ８２の出力を受入れている。論理ボー）ＥＴ９６の出力はデコーダーＤＥｃｓｉの入力ｅｎ８３に接続されている。デコーダーＤＥＣ８１の出力ｊは変位メモリーレジスターＲＤＭ、の通過バフファーの有効化入力に接続され、デコーダーＤＥＣ８２の出力ｊは前記変位メモリーレジスターＲＤＭ、のチャージ入力に接続されている。

この組立体の機能は次の通りである。

信号Ｖａｌｉｄの活性化は位相分配装置ＤＰ　　Ｍの解除及びデコーダーＤＥＣ８０の有効化を生じさせ、このことは要求の性質を決定するのを可能になす０位相θ８１はめもＲＡＭＦＧ内の要求されるブロックに対応するビットの状態を読出す為に使用され、組合せｒｏ、　ｒｗはフリップフロンプ回路Ｂ８４内に記憶される。

第１の書込みがメモリーＲＡＭＦＧ内に位相θ８３にて行われ、このことは状態ビットの更新を可能になす、これの値は論理ＰＡＬ８０によって供給され、次の連鎖を得るのを可能になすのである。

一分配されないデータブロック（ｄｎｐ）の要求、従ってビットｒＯ５ｒ−の状態（ｒｗは当然零）の場合には、状Ｌ！１０が強制される（読出しの為にブロックが拡散される）。

−ｒｏ、ｒｗ＝０１で、ブロックの読出しくｄｌ）又は書込み（ｄｅ）の要求の場合、従って要求が位相θ８３にて待機列にあり、状Ｍｏｌが強制される（実際上これが既述の状態である）、さもなければ状！！１０が読出しの場合（「ブロックが読出しの為に拡散される」）に強制され、状態０１が書込みの場合（ｒブロックが書込みの為に拡散される」）に強制される。

−更新（ｍａｊ　）の場合、状態００が強制される（「ブロックが拡散されない」）、これらの種々の場合、中央メモリーＲＡＭに於ける読出し又は書込みが共通母線ＢＵＳＡの場ｃｐｕによって照合された変位メモリーレジスターＲＤＭ、に向い、又はこれから出発して作動される０選択された例に於ては、メモリーＲＡＭのサイクルの継続時間は全体的クロックの４周期である。

分配されないデータの読出しの場合には、サイクルはθ８１からθ８５まで行われ、他の場合にはθ８３からθ８７まで行われる。書込みはθ８１からθ８５まで行われる。

−情報書込みの場合には、データの運動は生じないで、状態ビットを値０１に強制しく出発状態がこの場合には当然１０である）。

一更新の要求の場合、待機列ＡＦＩＦＯの参照が系統的に行われる。この参照は、中央ユニットＣＰＵがこのブロックの更新によって列ＡＦＩＦＯ内に待機中の場合にブロックの読出しを生じさせることが出来る。

読出しはθ８６からθ９０まで行われ、ビットの状態は１０（読出しの為の要求）に強制されるか、又は０１（書込みの為の要求）に強制される。総ての作動の終了は信号ｄｏｎｅを活性化するフリップフロップ回路Ｂ８０の零への復帰によって示される。この不作動化は要求される作動に従って位相θ８５、θ８７又は θ９１に生ずるか、又は若し列の参照が否定的な結果を与える場合にはθ８９に生ずる。

組合される待機列は詳細には示されない、このものは古典的な方法で待機列に使用される組合されたメモリーによって構成されている。このメモリーの語の数はマルチプロセッサーシステムの中央油にＣＰＵ０数に等しい、内部「連鎖Ｊ　（ｄａｉｓｙ　ｃｂａｉｎ）は夫々の位相θ８１上に書込みに対する候補である隣りの語を照合し、このことは信号Ｈｆｆによって位相θ８３上に生ずる。信号ｃｆｆは位相θ８５から出発する比較を起動させ、応答メモリーのフリップフロップ回路は位相θ８４にて零に復帰されている。この比較の結果は信号ｓ／ｎ　（ｓｏｍｅ／ｒ＋ｏｎｅ）に跳ね返されて、関係する語の内容が位相θ８６から出発してデータ出力で処理可能になされる。この語は次に位相θ９０にて無効化される。

前述の構造に於ては、探査プロセッサーＰＥ、はそのメモリーフレームＭＣ，を参照して共通母線ＢＵＳＡに夫々のアドレスの伝達を要求される。この参照は大部分の時間段に立たないものである（メモリーフレーム内に伝達に対応するブロックのアドレスの存在する確率は少ない）。

注目されることは、メモリー管理プロセッサーＰＧＭがブロックの状態ビットを保持し、統一性の保持の集中管理を可能になすことである。その為に、上述の構造（第１０図）に後述される変形実施例の同期化母線５ＹＮＣＨＲＯと同じアルゴリズムによって作動する同期化の並列母線を附加することが出来る。

探査プロセッサーは探査を正しく言うことはなく（同期化母線に接続されていて、共通母線ＢＵＳＡには接続されていないから）、統一性保持プロセッサー（第１８図の変形実施例に対してはＰＭＣ，）によって指示される。このようにしてメモリー管理プロセッサーＰＧＭは共通母線ＢＵＳＡに対する夫々の伝達を行うように要求される状態に留まるが、統一性保持プロセッサーは伝達を通して関係される時に専らプロセンサーＰＧＭによって要求されるのである。

第１８図は統一性が既述の原理によって保持される変形形態を示す、この変形形態はシリーズ接ｖＬＬＳｊを通して伝達するブロックのアドレスを有する第６図の全体的な構造を有する。

このシステムは共通母１ＢＵｓＡと同じ論理構造の、但し唯メモリー管理プロセッサーＰＧＭの主導権を得るように制御される同期化並列伍ｍ５ＹＮｃＨＲｏを含んでいる。

中央ユニットＵＣｉの構造は第１０図に示されたものと一致するが、若干の修正を有する。即ち一メモリーフレームＭＣｊの構造は管理リストＲＧＪの構造と同様に同じである。

一並列管理プロセンサーＰＧＰ、は、共通母１ｉＢＵｓＡが存在せず、分配させる機能がシリーズ接続管理プロセッサーＰＧＳｊに移行されるから減勢される。

−探査プロセッサーＰＥ、は統一性保持プロセッサーＰＭＣ１によって置換えられ、これがメモリーフレームＭＣＪ内にブロックの状態ビットを保持するように働いて統一性を保証し、又同期化母線５ＹＮＣＨＲＯを介してメモリー管理プロセッサーＰＧＭ、の専らの主導権を得るように活性化される。

−要求管理プロセッサーＰＧＵは単一のパートナ−しか認識しない、即ちその要求を総て移行させたシリーズ接続管理プロセンサーＰＣ，Ｓｊ　シか認識しない。

−シリーズ接続管理プロセンサーＰＧＳ、は第６図のシステムに対して説明された原理と一致してアドレス及びデータの伝達を行うようにチャージされ、夫々のアドレスは要求の性質によって予め定められる。

ｌｉｄによって減勢されないで（共通母ｆｉＢｔＪｓＡに前取て組合されるから）シリーズ接続を通って伝達される作動要求をシリ証されるのである。メモリーＲＡＭＦＣは同様に状態ｒｏ、ｒｗのビットに組合される補助の場によって構成されている。

第１８図に示された実施形態の全体的な作動は次の通りである。

処理プロセッサー〇ＰＵの夫々の要求は読出し又は書込み及びコード又はデータを伴って要求管理プロセンサーＰＧＵ、を活性化する。このプロセッサーはリスト管理プロセッサーＰＧＧＲ，に近い管理リストＲＧ、に対するアクセスを要求する。

リストの参照は次の場合の何れか１つに導く。

−ブロックが修正されない状ｊ！！（ｍ−０）を有してメモリーフレームＭＣ，内にあり、若し要求が続出しである場合には、要求される情報がメモリーフレームＭＣｊから抽出されて処理プロセスＣＰＵ、に供給される。若し要求が書込みである場合には、情報書込み要求ｅｆがシリーズ接続管理プロセスＰＧＳ。

に伝達される。

−ブロックが修正された状態（ｍ−１）を有してメモリーフレームＭＣ，内にある場合で、続出し又は書込みの要求が満足される。

一ブロックがメモリーフレームＭＣ，にはない場合、続出し又は書込みを行う為のブロックの要求がシリーズ接続管理プロセスＰＧＳ、に伝達される。

このようにして要求がシリーズ接続管理プロセンサーに与えられた要求は、分配されないデータの読出し要求（ｃｏｄｅ）　：　ｄｎｐ、ブロックの読出し要求二ｄｌ、書込みを行う為のブロックの読出し要求：ｄｅ、情報書込み要求：ｅｉである。

これらの種りの状態に対して、統一性保持プロセッサーＰＭＣｊの要求に対して、又はメモリーフレームＭＣ内のブロックの場所を解放する為のブロックの追出しに対応する更新の状態ｍａｊを附加することが必要である。このように予め定められたアドレスはシリーズ接続ＬＳ、を通って伝達され、第６図の構造の説明の際に述べられた原理に対する合致が次の場合に判定部ＡＢＭを作動させる。

一ブロックの読出しの場合、アドレスが伝達される。

−ブロックの書込みの場合、アドレス及びデータが伝達される。

これらの要求は第１７図について説明されたものと同じ全体的構造のメモリー管理プロセッサーＰＧＭによって順次に処理される。この処理は次の通りである。

１／ｄｎｐ：分配されないデータの要求、ブロックが伝達されて状態ｒｏ、ｒｗ　＝１０を得る。

２／ｄｉニブロツクの読出し要求。

若しブロックが「拡散されないＪ　　（ｒｏ、ｒｗ　＝ＯＯ）又は「読出しの為に拡散されるＪ　　（ｒｏ、ｒｗ−１０）の状態である場合には、ブロックは伝達されて状態ｙｏ、ひ−ｏ１を得る・若しブロックが「書込みの為に拡散されるｊ状態にある場合には、要求は待機列ＡＦＩＦＯ内に置かれる。従ってメモリー管理プロセッサーＰＧＭは要求されるブロックを解放する訳語を含むメモリーフレームＭＣｊのアドレスのメモリーＲＡＭＦＧの場ｃｐｕにある。従つて追出し要求が同期化母線５ＹＮＣＨＲＯに発されて、関係するメモリーフレームＭＣｉに組合される統一性保持プロセッサーＰＭＣ，の使途を与える。この要求はアドレス指令を行い得るようになされる。

注目されることは、統一性保持プロセッサーＰＭＣ，が組合される管理リストＲＧ、を参照しないことである。何故ならばメモリー管理プロセッサーＰＧＭが解放の為のコピーの単一のプロセンサーである事実を認識しているからである。これの役割は単に要求を抽出し、組合される列ＦＩＦＯ内に入れることより成っている。

３／ｄｅ：書込みを行う為のブロックの読出し要求。

若しブロックが「拡散されない」（ｒｏ、ｒｉｌ−００）状態である場合、ブロックは伝達されて「書込みの為に拡散されるＪ　（ｒｏ、ｒｗ−０１）　。

若しブロックが「読出しの為に拡散される」（ｒｏ、ｒｗ−１０）状態である場合、メモリー管理プロセッサーはブロックの無効化の普遍的指令を発し、次に状態「書込みの為に拡散されているＪ　（ｒｏ、ｒｗ−０１）を伴ってブロックを伝達する。この普遍的指令は総ての統一性保持プロセッサーＰＭＣ，の活性化を行い、これらのプロセンサーが第４０図のシステムについて説明したと厳密に同じ作動を行うのである。

若しブロックが状態「書込みの為に拡散されている」である場合には、要求は待機列ＡＦ　Ｔ　ＦＯに入れられる。前述と同様に、メモリー管理プロセンサーＰＧＭは解放されるコピーの唯１つのプロセッサーに対してアドレスされる指令を発する。

４／−ａｊニブロックの書込み、従って追出しの要求。

この機能のアルゴリズムはこの場合プロセッサーＰＧＭに対して第１７図を参照して説明されたものと厳密に同じである。

注目されることは、書込みの実行の問題は当然実行にアドレスされる指令による実施態様にその解決を見出すことである。

５／ｅｉ：情報の書込み。

この場合は直接に第１０図に示された構造に於ける共通母線ＢＵＳＡにて処理される。こ−で企図される実施態様に於て、又同期化を保証する為に、この作動はメモリー管理プロセンサーＰＧＭによって引受けられるのである。

若しブロックが「読出しの為に拡散されている」状態である場合には、同時に普遍的なアドレスされる指令が発され、関係する統一性保持プロセッサーＰＭＣ，が情報書込み要求の実行を注目して関係するブロックを「修正された」状態で管理リストＲＧｊ内に普遍的に、総ての他のプロセッサーＰＭＣ，がそのリスト内のこのブロックを無効化させる方向に通すようになす。

「書込みの為に拡散されている」状態のブロックは要求の処理の待機中に情報書込み要求が同じブロックに対して処理されていることを示す、この場合、情報書込み要求は書込み要求ｄｅに変換され、書込みに対応する場合と同じ処理に従う。

同期化並列母線５ＹＮＣＨＲ○はマルチプロセッサーの特性による約３０乃至４０ビツトであるプロセッサーの数及び要求の型式によって予め定められたブロックのアドレスの拡散を行うようにチャージされる。これらの情報は一方向の状態で伝達される。従ってこの伝達はシリーズ接続によって有利に行われるこ−で伝達の速度（ｃａｄｅｎｃｅ）はブロックに対するものよりも臨界的でなく、簡単化された解決方法が例えば会社「ア、エム。

デ」によって製造されている回路「タクシ−」のバイアスによって企図されることが出来る。

第１９図は本発明による構造の部分的な概略を示していて、これに於ては多数の中央ユニットＵＣ１・・・が集合体（クラスター）の状態に組合され、同じシリーズ接続ＬＳ、を共有している。この目的に於て、集合体に組合された局在的判定部ＡＢＬ、がブロックのアドレスの伝達装置によってアクセスの衝突の判定を行うようにチャージされ、その為に解放状態を永久的に示すか、又はシリーズ接続ＬＳ、に係わる信号ｂｕｓｙｈを与えられるメモリープロセッサーＰＧＭに分配するのである。集合体の内部に関係するプロセッサーの照合頭書（ｅｎ−ｔｅｔｅ）のコード化及びデコード化装置はデータブロックの送信及び受信論理に組合されている。

クロックのアドレスの伝達装置が共通母線ＢＵＳＡによって構成されているバイアスには、その機能は次の通りである。

若し中央ユニットｃ　ｐ　ｕ、、ｊが中央メモリーＲＡＭの方向にメモリーフレームＭＣ，、、（場合ｄｎｐ　、　ｄｉ、ｄｅ）に向ってブロックの伝達を行うのを望むか、又は情報書込みを行うのを望む場合には、局在的判定部ＡＢＬ、を有する共通母１ＢＵｓＡに向うアクセスを要求し、判定部ＡＢＬｋが行われる作動の間に判定部ＡＢに要求を跳ね返す、共通母線ＢＵＳＡに対するアクセスの一致は中央ユニットＣＰＵっ、ｊに返されて伝達が第１０図を参照して説明されたようにして行われる。中央メモリーＲＡＭの方向でメモリーフレームＭＣ，、ｊに向って伝達される総てのブロックが照合されなければならない、何故ならば要求の順序はメモリー管理プロセッサーＰＧＭＯ列ＡＦＩＦＯ内に待機させる可能性によっては重要視されないからである。若し中央ユニットｃ　Ｐ　Ｕ、、＝がメモリーフレームＭＣ，、ｊの方向に中央メモリーＲＡＭに向って（場合ｍａｊ）ブロックを伝達することを望む場合には、中央メモリーは先ずシリーズ接続ＬＳ、に対するアクセスを局在的判定部Ａ　Ｂ　Ｌ　＊に要求する０局在的判定部ＡＢＬ、及びメモリー管理プロセッサーＰＧＭは両方共総てシリーズ接ＭＫＳ、を得ることが出来、信号ｂｕｓｙｈの倍圧を信号νａｌ　ｉｄに同期化させることによって緊張が回避される（メモリー管理プロセッサーＰＧＭはメモリーの妥協の進行中しか伝達の送り又は返送を行い得ない）、シリーズ接続ＬＳ、の作動の調和は中央ユニットＣＰ　Ｕ、、ｊがその情報プロン゛りを変位メモリーレジＲＤＭｋに向って伝達し、次に局在的判定部ＡＢＬ、に第１０図を参照して説明さ　れたアルゴリズムに従って行われる更新要求を行うように共通母線ＢＬＩＳＡに対するアクセスを要求するようになす、更新の書込みはメモリー管理プロセスＰＧＭの待機列ＡＦ　Ｉ　ＦＯ内のブロックの解放を生じさせ、変位レジスターＲＤＭｊを作動させるように要求する。この場合、要求される伝達は遅延され、進行する伝達に対して規制を行う。

ブロックのアドレスの伝達装置がシリーズ接続自体である場合には、機能はシリーズ接続が優先する前述の場合と同じで第１７図を参照して示されたものに対する機能の全体的アルゴリズムに対して同じである。

例えば中央ユニットＣＰｔＪ、、、から発されるブロックの読出し要求は先ずメモリー管理プロセッサーＰＧＭとの協議による局在的判定部ＡＢＬｍによって与えられる一致によりシリーズ接続ＬＳ、に対するアクセスの一致を必要とする。

このアクセスの一致は直ちに解放されるシリーズ接続ＬＳ、に対して要求されるブロックのアドレスの伝達を伴い、これは必要な場合性の総ての調和を可能になす、ブロックの書込み要求はシリーズ接ＭＬＳ、に対するアクセスの為には同じ大形である。

第１図乃至第１９図を参照して説明された構造に於ては、中央ユニットＣＰＵ、と同じ数の変位メモリーレジスターＲＤＭ、があり、１つのシリーズ接続ＬＳ、が静力学的な状態で１つの対（ＲＤＭｊ　、ＣＰＵｊ　）に対して影響を与える。

若し明らかに１つの中央ユニット及び中央メモリーＲＡＭの間に少なくとも１つのシリーズ接続ＬＳ、があるならば、変位レジスターＲＤＭｊＯ数は少なくすることが出来る。実際上君しｔａｃｅが中央メモリーＲＡＭに対するアクセス時間で、ｔｔｆｒが１つのブロックの伝達時間である場合には、同時に作動するｎｍ　ｔｔｆｒ／Ｌａｃｅより以上の変位レジスターを保持することは不可能である０例えばｔａｃｅ　−１００ｎｓ及びｔｔｆｒ−１２００ｎｓに対してｎ菖１２が得られるのである。

Ｌａｃｅ及びｔｔｆｒは本発明によるマルチプロセッサーシステムの性能の基準的特性であって、ｎの変位メモリーレジスターＲＤＭ、の配置がレジスター及び接続の間の相互連結綱Ｒ１の型式の間挿状態よりも多いシリーズ接続ＬＳ、と協調可能であって、シリーズ接続ＬＳ、に対するメモリーレジスターＲＤＭｊの作用がメモリー管理プロセッサーＰＣ，Ｍによって動力学的な状態で行われるのである。

その他、中央メモリーＲＡＭは全体的に並列配置のｍのメモリーバンクＲＡＭ、、・・・ＲＡＭ、　、ＲＡＭ、によって構成され、夫々のメモリーバンクが相互連結ＳＩＲ１，によってシリーズ接続ＬＳ、の組立体に接続されるｎの変位レジスターＲＤＭＪを含んでいる。従ってブロックのア°ドレスがメモリーバンクＲＡＭ、に均一に分布される状態で、同時に作動されるｍ×ｎの変位レジスターの理論的性能を得ることが可能になるのである。アドレスの均一な分布はアドレスの組合せ（ｅｎｔｒｅｌａｃａｇｅ）の古典的な機構によって保証される。

第２０ａ図には部分的に、メモリーバンクによるｎの変位レジスターＲＤＭｊ及びｑの中央ユニットＵＣＪを含む本発明による構造が示されている。夫々のメモリーバンクは情報ブロックｂｉに対応する大きさのデータの入力／出力を設けられた任意アクセス（ａｃｃｅｓ　　ａｌｅａｔｏｉｒｅ）を有する型式で、この人力／出力が（メモリーＲＡＭに対して既述したように）並列母線によって基本レジスター組立体ＲＤＭ、、・・・ＲＤＭＪ、に接続されている。

相互連結網はそれ自体公知の構造（「クロスバ−」、「デルタ」、「バンヤン（ｂａｎｙａｎ）　Ｊである。注目されることは、多段網（ｒｅｓｅａｕ　ｍｕｌｔｉ−ｅｔａｇｅ）が、進路を確立する時間が作動時間（ブロックの伝達時間）に対して無視可能で、接続によるビットにしか関係しないような処置に於て良好に適応され得ることである。

メモリー管理プロセッサーＰＧＭは相互連結綱の入力に対して出力を動力学的に割当てること、即ち変位メモリーレジスターＲＤＭ、及びシリーズ接続ＬＳ、に関係を与えるのを保証出来るようになす。

ブロックのアドレスの伝達装置が共通母線ＢＵＳＡによって構成されている場合には、機能は次の通りである。

中央ユニットｃｐｕ、の部分からのブロックの読出し要求の場合には、関係するメモリー管理プロセッサーＰＧＭ、が変位レジスターＲＤＭ、を割当て＼、相互連結’ｌ１４ＲＩに指令して伝達を開始させる。

中央ユニットＣＰｔ１．の部分からのブロックの書込み要求の場合には、進路は予め確立されていなければならない、その為にメモリーフレームＭＣ，から変位レジスターＲＤＭ、にブロックの伝達に続く有効化された書込み要求に続いて、進路の確立の第１の要求が共通母線ＢＵＳＡに発される。第１の要求の時にメモリー管理プロセッサーＰＧＭは進路を割当て〜、相互連結綱ＲＩに指令するようにチャージされる。

ブロックのアドレスの伝達装置がシリーズ接続自体である場合には、進路が全く伝達の前に確立されなければならない、この問題はｍの使用者にｎの手段の組立体を分配する古典的な問題と同じで、アクセスの対立の調停の古典的な解決方法によって調整されることが出来る（伝達の書式、補助信号）。

第５図に示された構造例に於ては、変位レジスターＲＤＭ。

及びＲＤＰＪは、その有効化論理ＬＶＩ及びＬＶ２が迅速技術（ｔｅｃｈｎｏｌｏｇｉｅ　ｒａｐｉｄ）にて形成され、組立体は少なくとも１００ＨＨｚに等しい周波数Ｆのクロ７りによって同期化されている。

第２０ｂ図は第２０ａ図にて提案された構造の変形形態を示し、これはプロセッサーＣＰＵｊを総てのメモリーバンクに接続する夫々のシリーズ接続ＬＳ、が、プロセッサーＣＰＵ、を夫々のメモリーバンクＲＡＭ、に１つづつ接続するｍのシリーズ接続ＬＳ、、に分岐されている本発明による解決方法を示している。

この方法は次のような２つの利点を与える。

一点から点に行われる型式である夫々の接続が電気的な点でも又は光学的ファイバーの点でも更に良好に適応出来る。

−処理プロセッサーがブロックの要求を先見出来る状態になると直ちに補助的相関関係しａｒａｌｌｅｌｉｓｓｅ　ｓｕｐｐｌｅｍｅｎｔａｉｒｅ）のレベルが得られ、このことは実際上置も高性能のプロセッサーに対する場合である。

シリーズ接１ｉＬｓｊ、プロセッサー〇ＰＵ、に組合される界面論理（既にＴＦＲ，及びＲＤＰ、にて示されている）はｍの部１．　　・・・１．・・・Ｉ、に増大される。注目されることは、夫々のメモリーバンクＲＡＭ、に対する私的な情報統一性保持接続の存在である。この接続の機能は第１８図の母線５ＹＮＣ）ＴＲＯの機能と類似している。

第２１ａ図及び第２１ｂ図に他のメモリーＲＡＭの構造が示されていて、このものは２１１のメモリー面（ｐｌａｎ　ｍｅｍｏｉｒｅ）を含み、夫々のメモリー面はｔノ２″の２進情報の前線を有する（明瞭化の為に第２１ａ図にブロックｂｉの読出しに必要な装置を、又第２１ｂ図に書込みに必要な装置を示す）。変位レジスターＲＤＭｊ又はＲＤＰ、はｔ／２１１のビットの容量を有する２ｍの基本側変位レジスターＲＤＭ、、より構成されている。第２０図に示された例は８つのメモリー面（ｕ＝３）を有する実施例である。（図面の明瞭化の為に副変位レジスターＲＤＭ、、の組立体の為に形成された唯１つの変位レジスターＲＤＭ、が示されている。）夫々のメモリー面ＲＡＭ、はアクセス前線と比較して基本変位レジスターＲＤＭ、、の組立体を含み、少なくともＦ／２′ＩＩの変位周波数（ｆｒｅｑｕｅｎｃｅ　ｄｅ　ｄｅｃａｌａｇｅ）によって作動することが出来る。

読出しの場合の組立体の機能が第２１ａ図に示されている。

１つのブロックが２″のメモリー面の組立体にて同期的な状態で読出され、同じ列の基本レジスター内にチャージされる。このレジスターのシリーズ出力は迅速技術（ＡＳＧＡ）によって製造されたマルチプレクサ−（ｓｕｌｔｉｐｌｅｘｅｕｒ）　Ｍ　Ｕ　Ｘ　Ｒの入力に接続されている。完全に適応されているこの型式の回路は参照ｒ　１０ＧＯ４０Ｊの下でｒＧＩＧＡＢＩ丁ＬＯＧＩＣＪで処理可能で、周波数２゜７ＧＨｚを有する論理信号を供給することが出来る。この回路はその他に８で劃られた周波数のクロ７りを供給し、この周波数が基本変位レジスターＲＤＭ、、のクロックを構成している。

書込みの場合には、第２１ｂ図に示された対称的機能が同じ製造業者（ｒｌＯＧ４１　Ｊで参照された）の同じ性能特性を育するマルチプレクサ−回路ＤＭＵＸＲによって得られる。

このようにして５００／８　＝６２．５５ＭＨｚの周波数で作動する８つの基本レジスターによって５００ＭＨｚの伝達周波数を得られ、このことはこれらの基本レジスターを更に普通の技術（例えばｒＭ。

ＳＪ）で製造可能になすのである。

上述にて参照したマルチプレクサ−回路及びデマルチプレクサ−は１６．３２、・・・ビットの組立体に組合せ可能である。このようにして６２．５？ｌＩ］ｚで作動する夫々１６．３２のメモリー面を組合せて、１及び２　Ｇｌ’ｌｚの出力、又は２乃至４倍優れた出力を得ることが出来るのである。

注目されることは論理ＴＦＲが基本レジスターの１つにて形成されることが出来、を勧化論理ＬＶが回路ｒＡｓＧＡ」　（開かれたコレクターを有する出力）に統合されることである。

第２２図は「マルチボートシリーズメモリー」（■ｅｍｏｉｒｅ　ｍｕｌ−ｔｉｐｏｒｔ　５ｅｒｉｅ）と称され、本発明によるマルチプロセンサーシステムを装備され得る統合された回路ｒＶＬＳ　ＴＪの型式の構成要素の全体的構造を示す、この構成要素は、中央メモリーＲＡＭ及び組合される変位レジスターＲＤＭ、を形成するか、又は夫々メモリーフレームＭＣ，及びそれの変位レジスターＲＤＰ、を形成する為に既述のマルチプロセッサーの構造に使用されることが出来る。説明を簡化する為に以下の説明に於て中央メモリーＲＡＭ及び組合される変位レジスターに関係する符号を保有している。

対応する符号を有する回路のブロフシュ（ｂｒｏｃｂｅ）のリストは次の通りである。

−ａｄｂｌｏｃｓ−ａｄｂｌｏｃｓ−＋　　ニブロックｂｉのアドレスのｍビット。

−ａｄ曽ｏｔｓ−ａｄｍｏｔｈ−＋　　ニブロック内の語のアドレスのにビット。

ｎｔｌｌｌｅｒｏｓ−ｎｕｌｌｅｒｏｍ−１”レジスターｒｄのアドレスのｎビット。

ｃｓ：　　ｒｃｈｉｐ　５ｅｌｅｃｔ　Ｊ　：回路の選択信号。

−７：　「賀ｒｉｔｅ　Ｊ　：書込み信号。

ｒｄ：　　「ｔｅａｄ」：読出し信号。

−ｂｉｔ／口：マルチポート機能の指令信号。

−ｎｏｒｍａｌ／ｃｏｎｆｉｇ：ＩＩ能モードの信号ｄａｔａａ−ｄａｉ！＋− ＋　　”データの１ビット−ｈ、−ｂ、：クロックのｎの信号 −ｄ＋−ｄｌｌ：データのｎの信号値ｍ、ｎ、１は技術の現在の状態の関数である。これらの実際の値は次の通りである。

−ｍｓｍ１６或いは夫々６４ビツトの２′＆ブロツクｂｉ　（或いは４Ｍｂｉ　ｔｓ）　＊ −ｎ寓３或いは８のレジスターｒｄ。

−１〜８或いは型式オフテートの１つの並列界面。

−に−ブロック毎に８オクテートの存在により３゜企図された構成要素は５０のブロッシュを含んでいる。

このシリーズマルチボートメモリー回路は予め定められた大きさｔを有し、大きさｔノ４　（この値は第２２図の例に対して選ばれている）及びｔ／１の独立した前線に書込みを行うように指令され得る任意アクセろを有する活性メモリーＲＡＭより構成されている。このメモリーＲＡＭのデータ線はこの構成要素の形態に従って型式バレル（’ｂａｒｉｌｌｅＪ）　ＢＳ（ｒＢａｒｒｅｌ　５ｈｉｆｔｅｒ」）又はマルチプレクサージ（ｓｕｌ　ｔｉｐｌｅｘｃａｇｅ）　Ｍ　Ｔの論理の入力に製造され、このマルチプレクサージＭＴの論理は論理ｒバレル」の可能法の副組立体を提供するように考えられ、従って製造が更に簡単になる。

このメモリーＲＡＭのアドレス及び指令の符号、即ちｃｓｉ　、　ｗｒｉ　、　ｒｄｉ　、　ａｄｂｌｏｃｉ　は指令論理ＣＯＭから供給される。この論理ＣＯＭは更にブロフシュの情報信号石、青、ｒｄ、　ｂｉｔ／ｂｌｏｃ、ｎｏｒ＋ｓａｌ／πｎｆｉｇ　、　ａｕｍｒｅｇを受入れ一一方では指令線ｒｆｏｒｍａｔノによやて型式ｒバレル」の論理Ｂ５に接続され、他方では構成レジスターＲＣ，の出力及び信号５ｒｄ０、・・・３ｒｄ、−１及びｓｒｃ、、ｓｒｃ、、５ｒｃｓを供給する選択論理ＬＳＲの入力に接続されている。型式バレルの論理ＢＳの出力は、一方ではその並列入力上で、又他方では有効化バッファーＢＶ１００゜、・・・ＢＶｌｏｏ、ｌを介してその並列出力上で変位レジスターＲＤ、、・・・ＲＤ、−、の組立体に対して接続され、又構成レジスターＲＣ，、ＲＣ，・・・ＲＣ，の並列入力に対して接続されている並列伝達内部母線ＢｔＪＳ１を構成母％１ＢｔＪＳ１の小さい重さの１のビットが同様にプロフシュｄａｔａ、　　・・・ｄａｔａ＋−＋上に受入れられる。夫々の変位レジスターＲＤｉ及びこれに組合される論理ボートは追跡論理（ｌｏｇｉｑｕｅｆｏｒｃａｇｅ）　Ｌ　Ｆ　＝を構成する論理基本組立体によって操作される機能ユニッ）ＥＬＲＤｉを構成している。夫々のｉ能ユニットＥＬＲＤ、はその入力の１つにて選択論理ＬＳＲの出力５ｒｄｌに接続され、他方の入力に夫々信号ｒｄ６及び−ｒｉを受取る論理ボートＥＴ１００＝及びＥＴｌｏｌｉを含んでいる。論理ボー）ＥＴｌｏｏｉの出力は変位レジスターＲＤｉの入力１ｏａｄｌＯＯ１及び夫々コンピューター〇ＰＴ１００ｉ及び追跡論理ＬＦｉに属するフリップフロップ回路Ｂ１００ｉの入力５ｌｏａｄｌＯ１＝及び入力Ｓに接続されている。論理ボー）ＥＴｌｏｌｉの出力は有効化バッファーＢＶ１００の指令入力に接続されている。

これの出力ｄｉは論理ポー）ＰＬ！の出力に接続され、これがそのデータ入力に変位レジスターＲＤ＝の出力出力を、又その指令入力に論理ボート０Ｕ１００ｊの出力を受入れている。ブロック５ｈ　＝から発される信号はレジスターＲＤ、のクロック入力ｃｌｋｌｏｏ＝及びコンピューターＣＰＴ１００ｆの入力ｄｏｗｎｌｏ。

五に供給される。コンピューターＣＰＴ１００ｉの出力ｄｏｗｎ１００、はフリップフロップ回路Ｂ１００ｉの入力Ｒに接続されている。

追跡論理ＬＰ、は更にマルチプレクサ−ＭＵＸｌ　００４を含み、これがそのデータ入力に値を及びｔ／４を受取るようになっている。マルチプレクサ−ＭＵＸｌ　００ｉのデータ出力はコンピューターＣＰＴ　１００＝のデータ入力に接続され、マルチプレクサ−ＭＵＸ　１００．の選択指令５ｅｌｌｏＯｔはレジスターＲＣ３の出力１に接続されている。フリップフロップ回路Ｂ１００、の出力Ｑは論理ボートＥＴ　１０２４の入力の１つに接続され、この論理ボートＥＴ１０２ｉは他方の入力にレジスターＲＣ。

のブロッシュｉから発される信号を受取るようになつている。

論理ボートＥＴ　１０２４の出力は論理ボート０Ｕ１００．の入力の１つに接続され、この論理ポー）ＯＵｌｏｏｚは他方の入力にレジスターＲＣｓのプロフシュｉから発される信号を受取るようになっている。レジスターＲＣ９、ＲＣｔ　、ＲＣｓのチャージ入力は夫々選択論理ＬＳＲから発される信号ＳｒＣ＋、、５ｒＣｔ、５ｒＣｓを受取るようになりでいる。

この構成要素は二元性の機能を与える。即ち宕し信号ｂｉｔ／ｂｌてが’ｂｉｔ　Ｊ状態にある場合には、この構成要素の機能は通常の半導体を有するメモリーの機能であって、信号ａｄｍｏｔに組合される信号ａｄｂｌｏｃがユニット−Ｏｌに於けるアドレス母線（この例では８ビツト）を構成し、信号コ、ｒｄ、フはこれらの信号に割当てられる普通の方向を有し、ブロッシュｄａｔａがデータを伝達する。

内部に於て、読出しを行うに際してａｄｂｌｏｃによって示される情報ブロックはメモリーＲＡＭにて読出され、バレル論理ＢＳ又はマルチプレクサ−ＭＴの入力に与えられる。信号ａｄｓｏｔ及びｂｉｔ／ｂｌｏｃの組合せは指令論理ＣＯＭがバレル論理ＢＳ又はマルチプレクサ−ＭＴに信号ｒｆｏｒ腸ａＪを供給するのを可能になす、従って関係する語は右方にバレル論理又はマルチブレクサージの出力に入り、このようにしてデータプロツシュｄａｔａ上に与えられる。

内部に於て書込みに際してデータ線ｄａ　ｔａ上に与えられる語はブロック内の位置と比較して読出しと同じ指令信号ｆｏｒ■ａｔによりバレル論理ＬＳ又はマルチブレクサージＭＴを通して入れられる。従って指令論理ＣＯＭは関係するメモリーの唯１つのｒ部分Ｊ　（ｔｒｏｎｃｏｎ）上に部分的に書込み信号−ｒｉを発し、これを信号ａｄｂｌｏｃにより示されるようにアドレスさせる。

機能は信号ｎｏｒｍａｌ／πマーの状態に関係する。モードｃｏｎｆｉｇは信号Ｈｍｒｅｇによってアドレスされる構成レジスターＲＣ，、ＲＣ，、ＲＣ，にプログラムを与え、データ線ｄａ　ｔａからプログラムされる。レジスターＲＣ，はブロックの大きさくｔ’ａｉｌｌｅ）を修正するのを可能にし、を及びｔ／４即ちこの例では６４ビツト及び１６ビツトになす、内部にて、機能は機能モードｒｂｉｔ　Ｊ内に書込まれたものと同様で、を又はｔ／４ビットは内部母線ＢＵＳＩ（読出しの際）上に入れられ、又は関係するブロックのｒ部分」と比較（書込みの際）される、多様のブロックの大きさが考えられる（ｔ、　ｔ／２　、ｔ／４　　・・・）。

レジスターＲＣ，は夫々のレジスターに対して機能の永久的な方向を選択するのを可能になし、即ち入力にて（ＲＣｓ””０）、或いは出力にて（ＲＣ，＝１）になす、この永久的な方向は構成要素を永久的一方向結合を有するシリーズ接続に適応させるのを可能になす、レジスターＲＣ，は夫々のレジスターに対して、ＲＣｓに対応するビットが論理０の状態を保有するとして、交互の二方向結合を有する機能モードを選択するのを可能になし、メモリーＲＡＭに於て関係する変位レジスターＲＤ、は出力モードでブロックの伝達時間の間「通過」させ、次に「入力」モードで再度休止状態に復帰する。内部にて、論理ボー）ＰＬｉを操作するフリップフロップ回路Ｂ１００ｉはレジスターＲＤＭ、のチャージ信号にて１になされ、コンピューターＣＰＴ１００ｉの介在によりｔ又はｔ／４ビットの伝達の生起によって零に復帰し、レジスターＲＣ，の状態によってｔ又はｔ／４に初期設定され、又このフリップフロップ回路はその減夏入力にクロックパルスｈｉを受入れる。読出しの通常の機能（通常の状態で信号ｎｏｒｍａｌ／ｃｏｎｆ　ｉｇ）にて、ブロフシェａｄｂｌｏｃによってアドレスされるブロックはブロッシュｎ−ｕ−ｒ　ｅ　ｇによってアドレスされるレジスターＲＤ、内にチャージされる。若しブロックが部分的（ｔ／４）である場合には、このブロックは内部母線Ｂｕｓ　Ｉ上の小さい重さの位置にバレル型式の論理ＢＳ又はマルチプレクサージＭＴによって伝達される。このブロックはクロック信号ｈｉの活性化から伝達を行われる。

書込みの為の通常の機能に於て、ブロッシュｎｕｓｒｅｇによってアドレスされたレジスターＲＤ、の内容はアドレスａｄｂｌｏｃのメモリーブロックＲＡＭ内に書込まれる。宕しこのブロックが部分的なものである場合には、このブロックは内部量１ｉｉＢＵｓＩの大なる重さの位置に伝達され、次にバレル型式の論理ＢＳ又はマルチプレクサージ（ｍｕｌｔｉｐｌｅｘａａｇｅ）０Ｍ　Ｔによって関係するブロックの部分と比較するように入れられて、最後に書込みの部分的信号ｗｒｉが関係する部分に発されるのである。

注目されることは、若し１つの部分的なブロックが作動される場合にブロック内の部分的ブロックのアドレスがアドレス線ａｄｍｏｔによって供給されることである。

この構成要素は上述の構造の種々の変形形態に完全に適応される。並列に組合されるこの型式の回路、８．１６・・・は第２０ａ図、第２０ｂ図に示された装置を形成するのを可能になす。

若しメモリーＲＡＭが迅速技術のものである場合には、構成要素は同様に第２０ａ図、第２０ｂ図に示された装置によって同じ構成要素の内部レジスターを多重化してメモリーフレームのレベルで利用されることが出来るのである。

５９．１１Ｆｉｇ、　１２ａ国際調査報告

Claims

【特許請求の範囲】

１．情報ブロック（ｂｉ）によって構成された中央メモリー（ＲＡＭ）と、夫々の処理プロセッサー（ＣＰＵｊ）に接続され、前記中央メモリーの大きさと同じ大きさの情報プロック（ｂｉ）によって構成されたメモリーフレーム（ＭＣｊ）と、リスト（ＲＧｊ）及び前記メモリーフレーム（ＭＣｊ）に組合される管理プロセッサー（ＰＧｊ）と、前記プロセッサー（ＣＰＵｊ）及び前記中央メモリー（ＲＡＭ）の間のブロックのアドレス伝達装置とを含む型式のマルチプロセッサーシステムに於て、前記マルチプロセッサーシステムが、メモリーレジスター（ＲＤＭ１・・・ＲＤＭｊ・・・ＲＤＭｎ）と称される変位レジスター組立体であって、前記組立体の夫々のレジスター（ＲＤＭｊ）が、このメモリーの１サイクルにて前記レジスター及び前記中央メモリーの間で情報プロック（ｂｉ）の読出し又は書込みを行う並列伝達を可能になすように前記中央メモリー（ＲＡＭ）に接続された前記変位レジスター組立体と、プロセッサーレジスター（ＲＤＰ１・・・ＲＤＰｊ・・・ＲＤＰｎ）と称される変位レジスターであって、夫々の変位プロセッサーレジスター（ＲＤＰｊ）が、この変位レジスター（ＲＤＰｊ）及び前記メモリーフレーム（ＭＣｊ）の間で情報ブロック（ｂｉ）の読出し又は書込みの並列伝達を可能になすように１つのプロセッサー（ＣＰＵｊ）のメモリーフレーム（ＭＣｊ）に接続されるようになされている前記変位レジスターと、シリーズ接続組立体（ＬＳＩ・・・ＬＳｊ・・・ＬＳｍ）であって、夫々のシリーズ接続が変位メモリーレジスター（ＲＤＭｊ）及び変位プロセッサーレジスター（ＲＤＰｊ）を接続し、これら考えられている２つのレジスター（ＲＤＭｊ、ＲＤＰｊ）の間の情報ブロック（ｂｉ）の伝達を可能になすようになされている前記シリーズ接続組立体（ＬＳ１・・・ＬＳｊ・ＬＳｎ）と、を設けられていることを特徴とするマルチプロセッサーシステム。
２．−夫々の変位メモリーレジ（ＲＤＭｊ）及び夫々の変位プロセッサーレジ（ＲＤＰｊ）が２つのレジスターに分割され、一方が１つの方向への伝達を行うように特定され、他方が他方向の伝達を行うように特定されていることゝ、−夫々のシリーズ接続（ＬＳｊ）が、２つに分割された変位メモリーレジスター（ＲＤＭｊ）及び２つに分割された対応する変位プロセッサーレジスター（ＲＤＰｊ）を接続するようになされた、ビット毎の伝達の２つの一方向性シリーズ接続を含み、これらの結合が前記レジスターに接続されて一方が１つの方向の伝達を可能にし、他方が他方向の伝達を可能になしていることゝ、を特徴とする請求の範囲第１項記載のマルチプロセッサーシステム。
３．夫々のシリーズ接続（ＬＳｊ）が、変位メモリーレジスター（ＲＤＭｊ）及び変位プロセッサーレジスター（ＲＤＰｊ）に接続されるようになされたピット毎の伝達の二方向性結合及びこれらの２つの方向の交互の伝達を可能になすような伝達方向有効化論理（ＬＶ）を含んでいることを特徴とする請求の範囲第１項記載のマルチプロセッサーシステム。
４．前記アドレス伝達装置が、前記プロセッサー（ＣＰＵｊ）及び前記中央メモリー（ＲＡＭ）を接続させるブロックアドレス並列伝達共通母線（ＢＵＳＡ）及び前記母線のアクセスの対立を管理するようになされた母線判定部（ＡＢ）を含んでいることを特徴とする請求の範囲第１項、第２項又は第３項の何れかに記載のマルチプロセッサーシステム。
５．請求の範囲第１項、第２項又は第３項の何れかに記載のマルチプロセッサーシステムであって、前記アドレス伝達装置が、対応する変位メモリーレジ（ＲＤＭｊ）に対して並列に夫々のシリーズ接続（ＬＳｊ）に接続された補充変位レジスター（ＲＤＣｊ）を含み、前記シリーズ接続によるアドレスの伝達を可能になし、前記補充変位レジスター（ＲＤＣｊ）内へのチャージを可能になすようになされていて、アクセス管理判定部（ＡＢＭ）が前記補充変位レジスター（ＲＤＣｊ）及び前記中央メモリー（ＲＡＭ）に接続されて前記レジスター（ＲＤＣｊ）内に含まれるアドレスを抽出して前記中央メモリー（ＲＡＭ）に対するアクセスの対立を管理するようになされていることを特徴とする請求の範囲第１項、第２項又は第３項の何れかに記載のマルチプロセッサーシステム。
６．統一性を保証する為のプロセッサー間に分配されるデータの管理装置を含んでいる請求の範囲第１項、第２項、第３項、第４項又は第５項の何れかに記載のマルチプロセッサーシステム。
７．前記分配されるデータの管理装置が、前記プロセッサー（ＣＰＵｊ）及び前記中央メモリー（ＲＡＭ）を接続させる語の並列伝達特別母線（ＢＵＳＤ）と、夫々のプロセッサー（ＣＰＵｊ）に組合され、分配されるデータのアドレス及び分記されないデータのアドレスを弁別してこれらのアドレスをその照合によってアドレス伝達装置に伝達するようになされている分割論理（ＬＰｊ）と、前記中央メモリー（ＲＡＭ）に組合され、前記アドレスをその照合によって受取り、データをメモリー出力に於て分配されないデータの為の対応する変位メモリーレジスター（ＲＤＭｊ）に向い、又は分配されるデータの為の語のデータ特別母線（ＢＵＳＤ）に向って転換させるようになされているデコーダー論理（ＤＥＣ）と、を含んでいることを特徴とする請求の範囲第６項記載のマルチプロセッサーシステム。
８．前記分配されるデータの管理装置が一方では語の並列伝達特別母線（ＢＵＳＤ）及び前記プロセッサー（ＣＰＵｊ）及び前記中央メモリー（ＲＡＭ）を接続させる語のアドレスの伝達共通特別母線（ＢＵＳＡＭ）を含み、他方では夫々のプロセッサー（ＣＰＵｊ）に組合され、分配されるデータのアドレス及び分記されないデータのアドレスを弁別して最初のアドレスを前記共通特別母線（ＢＵＳＡＭ）に向い、又後者のアドレスを前記ブロックのアドレスの伝達装置に向って転換させるようになされていることを特徴とする請求の範囲第６項記載のマルチプロセッサーシステム。
９．前記分記されるデータの管理装置が前記中央メモリー（ＲＡＭ）に組合されるメモリー管理プロセッサー（ＰＧＭ）及び夫々の処理プロセッサー（ＣＰＵｊ）及び対応する管理リスト（ＲＧｊ）に組合される母線探査プロセッサー（ＰＥｊ）を含んでいて、夫々の母線探査プロセッサー（ＰＥｊ）及びメモリー管理プロセッサー（ＰＧＭ）が前記アドレス伝達母線（ＢＵＳＡ）に接続されて夫々前記母線に伝達されたブロックのアドレスを監視して処理し、組合されたリスト（ＲＧｊ）内にあるブロックのアドレスを検出する場合に前記中央メモリー（ＲＡＭ）及び組合されるメモリーフレーム（ＭＣｊ）の更新を可能になしていることを特徴とする請求の範囲第４項及び第６項記載のマルチプロセッサーシステム。
１０．分配されるデータの管理装置が前記中央メモリー（ＲＡＭ）に組合されるメモリー管理プロセッサー（ＰＧＭ）及び夫々の処理プロセッサー（ＣＰＵｊ）及び対応する管理リスト（ＲＧｊ）に組合された分配されるデータの統一性保持プロセッサー（ＰＭＣｊ）を含んでいて、夫々の統一性保持プロセッサー（ＰＭＣｊ）が前記メモリー管理プロセッサー（ＰＧＭ）によって操作される同期化母線（ＳＹＮＣＨＲＯ）に接続されてブロックのアドレスの検出の場合に前記中央メモリー（ＲＡＭ）及び組合されるメモリーフレーム（ＭＣｊ）の更新を可能になしていて、前記中央メモリー（ＲＡＭ）及び組合されるメモリーフレーム（ＭＣｊ）の１回の更新が前記アドレスの共通母線に対するアドレスの夫々の抽出に対するものであることを特徴とする請求の範囲第４項及び第６項記載のマルチプロセッサーシステム。
１１．前記分配されるデータの管理装置が前記中央メモリー（ＲＡＭ）に組合されるメモリー管理プロセッサー（ＰＧＭ）及び夫々の処理プロセッサー（ＣＰＵｊ）及び対応する管理リスト（ＲＧｊ）に組合された分配されるデータの統一性保持プロセッサー（ＰＭＣｊ）を含んでいて、夫々の統一性保持プロセッサー（ＰＭＣｊ〕が前記メモリー管理プロセッサー（ＰＧＭ）によって操作される同期化母線（ＳＹＮＣＨＲＯ）に接続されてブロックのアドレスの検出の場合に前記中央メモリー（ＲＡＭ）及び前記組合されるメモリーフレーム（ＭＣｊ）の更新を可能になしていて、前記中央メモリー（ＲＡＭ）及び前記メモリーフレーム（ＭＣｊ）の１回の更新が前記補充変位レジスター（ＲＤＣｊ）内のアドレスの夫々の抽出に対するものであることを特徴とする請求の範囲第５項及び第６項記載のマルチプロセッサーシステム。
１２．−決定されたプロセッサー組立体（ＣＰＵｋ、ＣＰＵｋ＋１・・・）に対応する多数の変位プロセッサーレジスター（ＲＤＰｋ、ＲＤＰｋ＋１・・・）が同じシリーズ接続（ＬＳｋ）に並列に接続されていて、局在的判定部（ＡＢＬｋ）が夫々のプロセッサー組立体（ＣＰＵｋ、ＣＰＵｋ＋１・・・）に組合されて前記シリーズ接続（ＬＳｋ）に対するアクセスの対立を判定するようになされていて、 −メモリー管理プロセッサー（ＰＧＭ）がブロックのアドレス伝達装置及び前記中央メモリー（ＲＡＭ）に接続され、夫々の情報ブロック（ｂｉ）に対して、データシリーズ接続（ＬＳｋ）を分配する夫々の組立体（ＣＰＵｋ、ＣＰＵｋ＋１・・・）の間に関係するプロセッサーの照合頭書を組合せるようになされているコード化装置を含んでいて、 −前述の組立体（ＣＰＵｋ、ＣＰＵｋ＋１・・・）のプロセッサーのメモリーフレーム（ＭＣｋ、ＭＣＬｋ＋１・・・）に組合される管理プロセッサー（ＰＧｋ、ＰＧｋ＋１・・・）が前記照合頭書のデコード装置を含んでいる、請求の範囲第１項乃至第６項の何れかに記載のマルチプロセッサーシステム。
１３．夫々の変位メモリーレジスター（ＲＤＭｊ）が静力学的炊態で前記レジスターに対して特定的に影響を与えるシリーズ接続（ＬＳｊ）に接続されている請求の範囲第１項乃至第１２項の何れかに記載のマルチプロセッサーシステム。
１４．−メモリー管理プロセッサー（ＰＧＭ）が前記中央メモリー（ＲＡＭ）に組合されて前記シリーズ接続に対する前記変位メモリーレジスター割当て論理（ＡＬＬＯＣ）を含んでいて、 −前記変位メモリーレジスター（ＲＤＭｊ・・・ＲＤＭｎ）が動力学的状態でメモリー管理プロセッサー（ＰＧＭ）によって指令される相互接続鋼（ＲＩ）を介在させて前記シリーズ接続（ＬＳ１・・・ＬＳｊ・・・）に接続されている、ことを特徴とする請求の範囲第１項乃至第１２項の何れかに記載のマルチプロセッサーシステム。
１５．前記中央メモリー（ＲＡＭ）が並列に配置されるｍのメモリーバンク（ＲＡＭ１・・・ＲＡＭｐ・・・ＲＡＭｍ）によって構成されている請求の範囲第１項乃至第１４項の何れかに記載のマルチプロセッサーシステムに於て、夫々の変位メモリーレジスター（ＲＤＭｊ）が対応するシリーズ接続（ＬＳｊ）に並列に接続されるｍの基本変位レジスター（ＲＤＭｊ１・・・ＲＤＭｊｐ　・・・ＲＤＭｊｍ）によって構成され、夫々の基本レジスター（ＲＤＭｊｐ）が前記メモリーバンク（ＲＡＭｐ）に接続されて前記メモリーバンクの１サイクルにて前記基本レジスター及び前記メモリーバンクの間で情報ブロック（ｈｉ）の読出し又は書込みを行うように並列伝達を可能になしていることを特徴とするマルチプロセッサーシステム。
１６．夫々のシリーズ接続（ＬＳｊ）が点毎に夫々のプロセス（ＣＰＵｊ）を基本変位レジスター（ＲＤＭｊｐ）に接続させるｍのシリーズ接続（ＬＳｊｐ）に分割されている請求の範囲第１５項記載のマルチプロセッサーシステム。
１７．夫々のメモリーバンク（ＲＡＭｐ）が情報ブロック（ｂｉ）に対応する大きさのデータ入力／出力を設けられた任意アクセスを有する型式である請求の範囲第１５項記載のマルチプロセッサーシステムに於て、前記夫々のメモリーバンク（ＲＡＭｐ）の入力／出力が並列母線によって基本レジスター（ＲＤＭｉｐ・・・ＲＤＭｊｐ）に接続されていることを特徴とするマルチプロセッサーシステム。
１８．周波数Ｆのクロックによって少なくとも１０ＭＨ２に等しいように同期化されている請求の範囲第１５項、第１６項又は第１７項の何れかに記載のマルチプロセッサーシステムであって、前記基本変位レジスター（ＲＤＭｊｐ）及び夫々の変位プロセッサーレジスター（ＲＤＰｊ）が少なくとも前記Ｆに等しい変位周波数を与えるようになされていることを特徴とするマルチプロセッサーシステム。
１９．周波数Ｆのクロックによって少なくとも１００ＭＨｚに等しいように同期化されている請求の範囲第１５項、第１６項又は第１７項の何れかに記載のマルチプロセッサーシステムに於て、夫々の基本変位メモリーレジスター及び／又は夫々の変位プロセッサーレジスターが２ｕの多重化された副レジスター（ＲＤＭｊｐ、ＲＤＰｊｐ）組立体により構成されていて、夫々が少なくともＦ／２ｕに等しい変位周波数を与えるようになされていることを特徴とするマルチプロセッサーシステム。
２０．情報ブロック（ｂｉ）によって構成される中央メモリー（ＲＡＭ）及び夫々同じ大きさのブロック（ｂｉ）によって構成されるメモリーフレーム（ＭＣｊ）及びそのリスト（ＲＧｉ）及びその管理プロセッサー（ＰＧｊ）を設けられたプロセッサー（ＣＰＵ１・・・ＣＰＵｊ・・・ＣＰＵｎ）の間で情報を交換し、前記中央メモリー（ＲＡＭ）及び夫々のプロセッサー（ＤＰＵｊ）の間の交換が後者のメモリーフレーム（ＭＣｊ）を介して行われるようになされている情報交換方法に於て、前記方法が、前記中央メモリー（ＲＡＭ）から前記データプロセッサー（ＣＰＵｊ）のメモリーフレーム（ＭＣｊ）に向う情報ブロック（ｂｉ）の夫々の伝達が、前記中央メモリーの１サイクルにて前記中央メモリー（ＲＡＭ）のブロック（ｂｉ）を前記中央メモリーに接続される変位レジスター（ＲＤＭ１・・・ＲＤＭｊ・・・ＲＤＭｎ）の組立体の部分を形成するブロックの大きさの変位メモリーレジスター（ＲＤＭｊ）に向って伝達し、・シリーズ接続（ＬＳｊ）にて前記変位メモリーレジスター（ＲＤＭｊ）の内容を考えられているプロセッサー（ＣＰＵｊ）のメモリーフレーム（ＭＣｊ）に組合される同じ容量の変位プロセッサーレジスター（ＲＤＰｊ）に向って伝達し、前記変位プロセッサーレジスター（ＲＤＰｊ）の内容を前記メモリーフレーム（ＭＣｊ）に伝達する、ことより成っていることを特徴とする情報交換方法。
２１．情報ブロック（ｂｉ）によって構成される中央メモリー（ＲＡＭ）及び夫々同じ大きさのブロック（ｂｉ）によって構成されるメモリーフレーム（ＭＣｊ）及びそのリスト（ＲＧｊ）及びその管理プロセッサー（ＰＧｊ）を設けられたプロセッサー（ＣＰＵ１・・・ＣＰＵｊ・・・ムＣＰＵｎ）の間で情報を交換し、前記中央メモリー（ＲＡＭ）及び夫々のプロセッサー（ＤＰＵｊ）の間の交換が後者のメモリーフレーム（ＭＣｊ）を介して行われるようになされている情報交換方法に於て、前記方法が、データプロセッサー（ＣＰＵｊ）のメモリーフレーム（ＭＣｊ）から前記中央メモリー（ＲＡＭ）に向う情報プロック（ｂｉ）の伝達が、考えられている前記メモリーフレーム（ＭＣｊ）のプロック（ｂｉ）を前記メモリーフレーム（ＭＣｊ）に組合されるプロックの大きさの変位プロセッサーレジスター（ＲＤＰｊ）に向って伝達し、シリーズ接続（ＬＳｊ）にて変位プロセッサーレジスター（ＲＤＰｊ）の内容を前記中央メモリー（ＲＡＭ）に接続される変位レジスター組立体（ＲＤＭ１・・・ＲＤＭｊ・・・ＲＤＭｎ）内の考えられているプロセッサーに割当てられる同じ容量の変位メモリーレジスター（ＲＤＭｊ）に向って伝達し、前記中央メモリーの１サイクルにて、前記変位メモリーレジスター（ＲＤＭｊ）の内容を前記中央メモリー（ＲＡＭ）に向って伝達する、ことより成っていることを特徴とする情報交換方法。
２２．請求の範囲第１項乃至第１９項の何れかに記載のマルチプロセッサーシステムに装備することが出来るシリーズマルチポートメモリー構成要素に於て、情報ブロック（ｂｉ）に対応する予め定められた大きさの任意アクセスメモリー（ＲＡＭ）と、夫々前記メモリーの大きさに対応する容量の変位レジスター組立体（ＲＤＭ１・・・ＲＤＭｊ・・・ＲＤＭｎ）と、前記メモリーのアクセス及び前記変位レジスターを接続する内部並列母線（ＢＵＳＩ）と、前記母線上の前記メモリー及び予め定められた変位レジスターの間の接続を有効化するようになす変位レジスター選択論理（ＬＳＲ）と、前記メモリー（ＲＡＭ）に向うアドレスの入力の為、前記選択論理（ＬＳＲ）に向うアドレスの入力の為、前記メモリー（ＲＡＭ）及び前記変位レジスター（ＲＤＭｊ）の間で情報ブロック（ｂｉ）の続出し又は書込みを行うように伝達指令を入力し、有効化する為、夫々の変位レジスター（ＲＤＭｊ）に向うクロック信号の入力の為、夫々の変位レジスター（ＲＤＭｊ）に向う情報ブロック（ｂｉ）のビット毎の入力の為及び夫々の変位レジスター（ＲＤＭｊ）の情報ブロックのビット毎の出力の為の入力／出力の外部ブロッシェ組合せ（ａｄｈｌｏｏ、ａｄｍｏｔ、ｎｕｒｍｅｇ、ｃｓ、ｗｒ、ｒｄ、ｈｉｔｂｌｏｃ、ｎｏｒｍａ１／ｃｏｎｆｉｇ、ｈｉ、ｄｉ）とを含む集積回路によって構成されていることを特徴とするシリーズマルチポートメモリー構成要素。
２３．プログラム化入力を有する少なくとも１つの構成レジスター（ＲＣ１、ＲＣ２・・・）を含み、夫々の構成レジスターが前記メモリー（ＲＡＭ）及び前記変位レジスター（ＲＤＭｊ）に接続されて前記メモリー及び前記変位レジスターの状態の強制を保証する強制論理（ＬＦ）に接続されていることを特徴とする請求の範囲第２２項記載の構成要素。
２４．処理される情報ブロック（ｂｉ）の大きさを選択出来る請求の範囲第２３項記載の構成要素に於て、−前記メモリー（ＲＡＭ）が情報ブロックの可能な種々の大きさの記憶化を可能になすように組合せ可能の区域に切分けられていることゝ、 −夫々の変位レジスター（ＲＤＭｊ）が情報ブロックの可能な種々の大きさのチャージを可能になすように組合せ可能の部分に切分けられていて、その分割が夫々の大きさに対応する変位を保証し得るようになされていることゝ、−前記内部母線（ＢＵＳＩ）がマルチプレクサージ論理（ＭＴ）を設けられていて、前記メモリー（ＲＡＭ）の区域の組合せ及び前記変位レジスター（ＲＤＭｊ）の部分の対応する組合せの間で種々の大きさの情報ブロック（ｂｉ）の伝達を可能になしていること、、 −１つの構成レジスター（ＲＣ１）が可能なブロックの大きさの数に対応する容量を設けられていることゝ、−前記レジスター（ＲＣ１）に接続される前記強制論理（ＬＦ）が前記マルチプレクサージ論理（ＭＴ）に指令を行って前記構成レジスター（ＲＣ１）内に含まれるパラメーターに対応して与えられる大きさ内の情報ブロック（ｂｉ）の伝達を有効化するようになす論理ユニットを含んでいることゝ、を特徴とする構成要素。
２５．−夫々の変位レジスター（ＲＤＭｊ）の入力及び出力が論理ポート（ＰＬｊ）を介在されて同じ外部プロフシュに接続されていることゝ、 −１つの構成レジスター（ＲＣ２）が前記変位レジスター（ＲＤＭｊ）の数に対応する容量を設けられていることゝ、−前記構成レジスター（ＲＣ２）に接続される前記強制論理（ＬＦ）が前記給理ポート（ＰＬｊ）に指令を行って前記変位レジスター（ＲＤＭｊ）に割当てられた前記構成レジスター（ＲＣ２）内に含まれる１つのビットの関数として入力モード又は出力モードで前記変位レジスター（ＲＤＭｊ）の機能を強制するようになす論理ユニットを含んでいることゝ、を特徴とする請求の範囲第２３項又は第２４項記載の構成要素。
２６．−夫々の変位レジスター（ＲＤＭｊ）の入力及び出力カ論理ポート（ＰＬｊ）を介在されて、外部グロッシュに接続されていることゝ、 −１つの構成レジスター（ＲＣ３）が前記変位レジスター（ＲＤＭｊ）の数に対応する容量を設けられていることゝ、−前記構成レジスター（ＲＣ３）に接続される前記強制論理（ＬＦ）が前記メモリー（ＲＡＭ）の読出し指令に接続されて夫々の論理ポート（ＰＬｊ）に指令して、前記変位レジスター（ＲＤＭｊ）の内容の排出を行う時間の間でメモリーの読出しの瞬間に出力モードに（メモリーＲＡＭを対応するレジスターＲＤＭｊに向って伝達）、或いは前記時間の残余の時間の間に入力モードになす論理ユニットを含んでいることゝ、を特徴とする請求の範囲第２３項、第２４項又は第２５項の何れかに記載の構成要素。
２７．　１つの外部入力ブロッシュ（ｂｉｔ／ｂｌｏｃ）と、１つ又は複数の外部情報入力／出力ブロッシュ（ｄａｔａ）と、前記入力プロッシュ（ｈｉｔ／ｈｌｏｃ）、前記入力／出力のグロッシュ（ｄａｔａ）、前記メモリー（ＲＡＭ）及び前記選択論理（ＬＳＲ）に接続されて、入力（ｂｉｔ／ｂｌｏｃ）の状態に従って前記メモリー（ＲＡＭ）及び前記変位レジスター（ＲＤＭｊ）の間で情報ブロック（ｂｉ）の伝達を行うようになすか、或いは前記メモリー（ＲＡＭ）及び前記ブロッシュ（ｄａｔａ）の間で直接にビットの伝達を行うようになす１つの指令論理（ＣＯＭ）とを含んでいることを特徴とする請求の範囲第２３項、第２４項、第２５項又は第２６項の何れかに記載の構成要素。
２８．前記構成レジスター（ＲＣ２１、ＲＣ２・・・）が、−一方ては前記レジスターに割当てられた予め定められたアドレスを行う為の前記構成レジスターの選択を行うようになされている選択論理（ＬＳＲ）に接続され、−地方では前記入力／出力ブロッシュ（ｄａｔａ）から来るデータを前記構成レジスターに向って伝達してプログラム化させるようになされている指令論理（ＣＯＭ）に接続されている、ことを特徴とする請求の範囲第２３項及び第２７項記載の構成要素。
２９．前記メモリー（ＲＡＭ）のアクセス及び前記変位レジスター（ＲＤＭｊ）を接続する前記内部母線（ＢＵＳＩ）上に夫々の情報ブロックのビットに対する循環置換を保証するようになす「バレル」型式（バレルシフター）論理（ＢＳ）が介在されていて、前記論理（ＢＳ）が前記入力ブロッシュ（ａｄｍｏｔ）に接続された語ユニットに於ける移動幅の指令入力を有するようになされている請求の範囲第２２項乃至第２８項の何れかに記載の構成要素。