JPH0249437A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH0249437A
JPH0249437A JP6493989A JP6493989A JPH0249437A JP H0249437 A JPH0249437 A JP H0249437A JP 6493989 A JP6493989 A JP 6493989A JP 6493989 A JP6493989 A JP 6493989A JP H0249437 A JPH0249437 A JP H0249437A
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electrode
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schottky
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Abstract

PURPOSE:To prevent a short-circuit between source and drain regions and a gate electrode by a method wherein an impurity is implanted using the Schottky gate electrode as a mask and thereafter, the impurity concentrations in the source and drain regions obtained by heat-treating are made lower than that of a specified value. CONSTITUTION:Si ions are selectively implanted in a GaAs substrate 1 and thereafter, a heat treatment is performed to obtain an n-type layer 3. Then, a TiWSi alloy film is adhered and is etched to form a gate electrode 4. Subsequently, Si is ion-implanted using an SiO2 film 5 formed selectively and the electrode 4 as masks and after the film 5 is removed, a heat treatment is performed to form n<+> source and drain regions 6 and 7. The impurity concentrations in the regions 6 and 7 at this time are made lower than that of a value of 1X10<18>cm<-3>. Electrodes 8 and 9 are formed on the regions 6 and 7. Thereby, a short-circuit between the regions 6 and 7 and the electrode 4 can be prevented and an increase in integration becomes possible.

Description

【発明の詳細な説明】 〔概要〕 化合物半導体を用いたショットキ・ゲート電界効果トラ
ンジスタのような半導体装置を製造する方法の改良に関
し、 850(℃)以上の熱処理に耐えることができるショッ
トキ・ゲート電極を有する半導体装置を製造できるよう
にすることを目的とし、化合物半導体上にタングステン
を含むシリサイドからなるショットキ・ゲート電極を形
成する工程と、次いで、該ショットキ・ゲート電極をマ
スクとして不純物をイオン注入し該ショットキ・ゲート
電極の両側にソース領域及びドレイン領域を形成する工
程と、次いで、前記注入された不純物を活性化する高温
熱処理を行って前記ソース領域及びドレイン領域をl 
X I Q ” (elm−”)より低い不純物濃度に
形成する工程と、前記不純物が活性化されたソース領域
及びドレイン領域の上にソース電極及びドレイン電極を
形成する工程とが含まれるよう構成する。
[Detailed Description of the Invention] [Summary] A Schottky gate electrode that can withstand heat treatment of 850 (°C) or more is related to an improvement in the method of manufacturing semiconductor devices such as Schottky gate field effect transistors using compound semiconductors. The process involves forming a Schottky gate electrode made of silicide containing tungsten on a compound semiconductor, and then implanting impurity ions using the Schottky gate electrode as a mask. Forming source and drain regions on both sides of the Schottky gate electrode, and then performing high temperature heat treatment to activate the implanted impurities to form the source and drain regions.
The structure includes a step of forming an impurity concentration lower than X I Q ''(elm-''), and a step of forming a source electrode and a drain electrode on the source region and drain region in which the impurities are activated. .

〔産業上の利用分野〕[Industrial application field]

本発明は、化合物半導体を用いたショットキ・ゲート電
界効果トランジスタのような半導体装置を製造する方法
の改良に関する。
The present invention relates to improvements in methods for manufacturing semiconductor devices, such as Schottky gate field effect transistors, using compound semiconductors.

例えばGaAsショットキ・ゲート電界効果トランジス
タに於けるゲート電極としては、アルミニウム(A1)
、金(Au)、チタン(Ti)、モリブデン(Mo)、
タングステン(W)、タンタル(T a )などの金属
が用いられている。然しなから、いずれも600(’C
)程度の熱処理で、ゲート電極の電気的特性、例えば障
壁高さ、n値(1,04)、逆方向耐圧などが劣化し、
トランジスタとしての動作は不能になる。
For example, aluminum (A1) is used as the gate electrode in a GaAs Schottky gate field effect transistor.
, gold (Au), titanium (Ti), molybdenum (Mo),
Metals such as tungsten (W) and tantalum (T a ) are used. However, both are 600 ('C
), the electrical characteristics of the gate electrode, such as barrier height, n value (1,04), and reverse breakdown voltage, deteriorate.
It becomes impossible to operate as a transistor.

従って、その程度の熱処理を加えても、特性の劣化を生
じないゲート電極が必要である。
Therefore, there is a need for a gate electrode whose characteristics do not deteriorate even when subjected to such heat treatment.

〔従来の技術〕[Conventional technology]

近年、前記要求に応えることができるものとして、Ti
Wを材料とするゲート電極が発表されている。
In recent years, Ti has been developed as a material that can meet the above requirements.
Gate electrodes made of W have been announced.

〔発明が解決しようとする課題〕 前記TiWを材料とするゲート電極は、それまでのゲー
ト電極に比較して高温に耐えることが可能になったが、
例えば850(”C)以上の熱処理に対してては、矢張
り、ショットキ障壁が失われて電界効果トランジスタの
動作が不安定になる。
[Problems to be Solved by the Invention] The gate electrode made of TiW has become able to withstand higher temperatures than conventional gate electrodes;
For example, when heat treatment is performed at a temperature of 850° C. or higher, the Schottky barrier is lost and the operation of the field effect transistor becomes unstable.

また、通常の製造プロセスを適用すると、その間に腐蝕
されて比抵抗が増大したり、或いは、失われてしまう場
合もある。
Further, if a normal manufacturing process is applied, the resistivity may increase or be lost due to corrosion during the process.

本発明は、850(t)以上の熱処理に耐えることがで
きるショットキ・ゲート電極を有する半導体装置を製造
できるようにする。
The present invention makes it possible to manufacture semiconductor devices having Schottky gate electrodes that can withstand heat treatments of 850(t) or more.

尚、本発明に於いて、ショットキ接触とは、電極金属が
半導体基板に直接接触してダイオード特性が発生するも
の、電極金属が半導体基板に直接接触し更に半導体基板
との間に合金を生じてダイオード特性が発生するもの、
半導体基板表面の自然酸化膜を介して電極金属が配設さ
れて自然酸化膜中のトンネル現象でダイオード特性が生
じるものなどを含むものとする。
In the present invention, Schottky contact is defined as one in which the electrode metal directly contacts the semiconductor substrate and diode characteristics occur, or one in which the electrode metal directly contacts the semiconductor substrate and an alloy is formed between the electrode metal and the semiconductor substrate. Those that exhibit diode characteristics,
This includes a structure in which an electrode metal is disposed through a natural oxide film on the surface of a semiconductor substrate and diode characteristics are generated by a tunneling phenomenon in the natural oxide film.

〔課題を解決するための手段〕[Means to solve the problem]

本発明に依る半導体装置の製造方法に於いては、化合物
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成する工程と、次いで、該ショ
ットキ・ゲート電極をマスクとして不純物をイオン注入
し該ショットキ・ゲート電極の両側にソース領域及びド
レイン領域を形成する工程と、次いで、前記注入された
不純物を活性化する高温熱処理を行って前記ソース領域
及びドレイン領域をl X I Q ” (cm−”)
より低い不純物濃度に形成する工程と、前記不純物が活
性化されたソース領域及びドレイン領域の上にソース電
極及びドレイン電極を形成する工程とが含まれている。
The method for manufacturing a semiconductor device according to the present invention includes a step of forming a Schottky gate electrode made of silicide containing tungsten on a compound semiconductor, and then implanting impurity ions using the Schottky gate electrode as a mask. Forming a source region and a drain region on both sides of the Schottky gate electrode, and then performing a high temperature heat treatment to activate the implanted impurities to form the source region and the drain region at lXIQ''(cm-''). )
The method includes a step of forming a lower impurity concentration, and a step of forming a source electrode and a drain electrode on the source region and drain region in which the impurities are activated.

〔作用〕[Effect]

前記手段を採ることに依り、ショットキ・ゲート電極の
位置決めを自己整合方式で行うことができ、しかも、そ
のようにしてもソース領域及びドレイン領域とショット
キ・ゲート電極とが短絡を生ずることはなく、該ショッ
トキ・ゲート電極の逆方向耐圧は充分に高く維持するこ
とができる。
By adopting the above-mentioned means, the Schottky gate electrode can be positioned in a self-aligned manner, and even in this manner, short circuits between the source region and the drain region and the Schottky gate electrode do not occur. The reverse breakdown voltage of the Schottky gate electrode can be maintained sufficiently high.

〔実施例〕〔Example〕

第1図乃至第6図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。
1 to 6 are cross-sectional side views of essential parts of a semiconductor device at key points in the process for explaining one embodiment of the present invention, and the following description will be made with reference to these figures.

第1図参照 例えばクロム(Cr)をドープした半絶縁性GaAs基
板lに厚さ例えば6000 (人〕程度の二酸化シリコ
ン(Sin2)膜2を形成する。
Referring to FIG. 1, a silicon dioxide (Sin2) film 2 having a thickness of, for example, about 6,000 mm is formed on a semi-insulating GaAs substrate l doped with, for example, chromium (Cr).

通常のフォト・リソグラフィ技術を適用することに依り
、二酸化シリコン膜2のパターニングを行って窓2aを
形成する。
By applying ordinary photolithography technology, silicon dioxide film 2 is patterned to form window 2a.

イオン注入法を適用することに依り、ドーズ量を2. 
6 X 10” (cll−”)としてシリコン・イオ
ンを注入する。
By applying the ion implantation method, the dose can be reduced to 2.
Implant silicon ions as 6×10” (cll-”).

第2図参照 (2)−に 二酸化シリコン膜2を除去してから、新たに厚さ例えば
1000 (人〕程度の外方拡散を防止する為の二酸化
シリコン膜(図示せず)を形成する。
After removing the silicon dioxide film 2 (see (2)-) in FIG. 2, a new silicon dioxide film (not shown) is formed to a thickness of, for example, about 1,000 mm for preventing out-diffusion.

温度を例えば850〔℃〕、また、時間を例えば15〔
分〕として熱処理を行う、これに依って、図示のような
n型層3を得ることができる。
The temperature is, for example, 850 [℃], and the time is, for example, 15 [℃].
By performing a heat treatment as [1], an n-type layer 3 as shown in the figure can be obtained.

[2) −3 前記外方拡散を防止する為の二酸化シリコン膜を除去す
る。
[2)-3 Remove the silicon dioxide film for preventing the outward diffusion.

第3図参照 TiWSi合金、例えばT i6.3 Wo、7S i
 zからなる合金をスパッタ法にて被着して厚さ例えば
6000 (人〕の合金膜を形成する。
Refer to Fig. 3 TiWSi alloy, such as T i6.3 Wo, 7S i
An alloy film consisting of Z is deposited by sputtering to form an alloy film having a thickness of, for example, 6000 (people).

エツチング・ガスをCF4 +Q、(5(%))とする
ドライ・エツチング法を適用し、前記合金膜のパターニ
ングを行ってゲート電極4を形成する。
The gate electrode 4 is formed by patterning the alloy film by applying a dry etching method using CF4+Q (5(%)) as an etching gas.

第4図参照 通常の技法を適用することに依り、二酸化シリコン膜5
を形成する。
By applying conventional techniques, see FIG. 4, a silicon dioxide film 5
form.

通常の技法を適用することに依り、二酸化シリコン膜5
の選択的エツチングを行って窓5aを形成する。
By applying conventional techniques, a silicon dioxide film 5
Selective etching is performed to form the window 5a.

イオン注入法を適用することに依り、ドーズ量を1. 
7 X 10” (011+−”]及び加速エネルギを
175(KeV)としてSiの注入を行う。
By applying the ion implantation method, the dose can be reduced to 1.
7×10” (011+−”) and acceleration energy of 175 (KeV), Si is implanted.

第5図参照 (5)−に 二酸化シリコン膜5を除去してから、新たに厚さ例えば
1000 (人〕程度の外方拡散を防止する為の二酸化
シリコン膜(図示せず)を形成する。
After removing the silicon dioxide film 5 (see FIG. 5), a new silicon dioxide film (not shown) is formed to a thickness of, for example, about 1,000 micrometers (5) to prevent out-diffusion.

温度を例えば800〔℃〕、また、時間を例えば15〔
分〕として熱処理を行う。
The temperature is, for example, 800 [℃], and the time is, for example, 15 [℃].
Heat treatment is performed for 1 minute.

これに依って、図示のようなn+型領領域6び7を得る
ことができる。
As a result, n+ type regions 6 and 7 as shown in the figure can be obtained.

前記外方拡散を防止する為の二酸化シリコン膜を除去す
る。
The silicon dioxide film for preventing the out-diffusion is removed.

この工程で形成されたn+型領領域6び7の不純物濃度
はピーク部分で1×1018(cIl弓〕、そして、n
型層3のそれは同じくピーク部分でI X 10” (
ass−’) テあった。
The impurity concentration of the n+ type regions 6 and 7 formed in this step is 1×10 18 (cIl arch) at the peak portion, and n
That of type layer 3 is also I x 10'' (
ass-') There was.

第6図参照 GaAs部分の表面を100〔人〕程度エツチングする
。尚、このときのエツチング液としてはK OH+ H
2Oxを使用して良い。
As shown in FIG. 6, the surface of the GaAs portion is etched by about 100 layers. The etching solution used at this time was KOH+H.
2Ox may be used.

通常の技法を適用することに依り、n+型領領域6び7
上に電極8及び9を形成して完成する。尚、電極材料と
しては、A u G e / A u系を使用して良い
By applying conventional techniques, the n+ type regions 6 and 7 are
Electrodes 8 and 9 are formed on top to complete the process. Note that as the electrode material, A u G e / A u type may be used.

このようにして製造した半導体装置に関する具体的デー
タを挙げると次の通りである。
Specific data regarding the semiconductor device manufactured in this manner is as follows.

ゲート長:1.4(μm〕 ゲート幅:200(μm〕 ソース・ドレイン間隔:6 〔μm〕 相互コンダクタンスga  : 23  (mS)ソー
ス・ゲート間容量Cq−: 0. 21 (p F)遮
断周波数ft  : 12. 3 (GHz)ショット
キ・ゲートについて n値:1.1B バリヤ・ハイド:0.78 破壊電圧:1O(V) ところで、本発明では、n+型領領域6び7をショット
キ・ゲート電極4をマスクにした自己整合方式で形成し
ているので、通常であればショットキ・ゲート電極4と
n+型領領域6び7との短絡が懸念されるところである
が、これは全く問題にならない。即ち、前記したように
、イオン注入法などを適用してn+型領領域6びに7を
形成すると、そこでの不純物濃度分布は第7図に見られ
るようにガウシアン分布となり、ピークは深さで例えば
0.15Cμm〕のところに生成され、そこでI X 
10 ” (am−’)程度であれば、表面ではl X
 I Q ” (cm−3)程度になって5〔■〕以上
の耐圧が得られる。また、工程f6)−1に記述したよ
うに、n+型領領域6びに7の表面をエツチングした場
合、第6図から明らかであるが、該表面はショットキ・
ゲート電極4とn型層3との界面よりも低くなって、耐
圧は更に高くなる。
Gate length: 1.4 (μm) Gate width: 200 (μm) Source-drain distance: 6 [μm] Mutual conductance ga: 23 (mS) Source-gate capacitance Cq-: 0.21 (p F) Cut-off frequency ft: 12.3 (GHz) Schottky gate n value: 1.1B Barrier hide: 0.78 Breakdown voltage: 1O (V) By the way, in the present invention, n+ type regions 6 and 7 are used as Schottky gate electrodes. Normally, there would be a concern that the Schottky gate electrode 4 would be short-circuited with the n+ type regions 6 and 7, but this is not a problem at all since it is formed by a self-alignment method using the Schottky gate electrode 4 as a mask. That is, as described above, when the n+ type regions 6 and 7 are formed by ion implantation or the like, the impurity concentration distribution there becomes a Gaussian distribution as shown in FIG. 0.15Cμm], where I
If it is about 10” (am-’), lX
IQ'' (cm-3), and a breakdown voltage of 5 [■] or more is obtained.Furthermore, when the surfaces of the n+ type regions 6 and 7 are etched as described in step f6)-1, As is clear from FIG. 6, the surface is Schottky.
It becomes lower than the interface between the gate electrode 4 and the n-type layer 3, and the breakdown voltage becomes even higher.

ショットキ・ゲート電極に於ける逆方向耐圧を維持する
には次のような手段をとることが考えられる。
The following measures may be taken to maintain the reverse breakdown voltage of the Schottky gate electrode.

(al  n+型領領域6びに7のドーズ量を低下させ
る。
(The dose amount of the al n+ type regions 6 and 7 is lowered.

(b)  n+型領領域6びに7を形成後、ショットキ
・ゲート電極4をエツチングして細くする。
(b) After forming the n+ type regions 6 and 7, the Schottky gate electrode 4 is etched to be thin.

(C)  ショットキ・ゲート電極4を絶縁化する。(C) Insulating the Schottky gate electrode 4.

(d)  n+型領領域6びに7の表面をエツチングす
る。
(d) Etching the surfaces of the n+ type regions 6 and 7.

(el  n+型領領域6びに7を形成する前にマスク
となるショットキ・ゲート電極4を加工して傘型にする
か、傘型を構成するマスクを別設してからイオン注入を
行う。
(Before forming the el n+ type regions 6 and 7, the Schottky gate electrode 4 serving as a mask is processed into an umbrella shape, or a mask constituting an umbrella shape is provided separately, and then ion implantation is performed.

(f)  イオン注入のエネルギを高くしてプロジェク
ト・レインジを深くする。
(f) Increasing the energy of ion implantation to deepen the project range.

本発明では、前記(f)の手段を採ることが基本になっ
ているが、必要に応じて他の手段を併用して良く、前記
実施例では、該(f)の手段と(d+の手段とを併用し
ている。尚、該(d)の手段は、他の手段と比較すると
、実施が極めて容易で、且つ、そのわりに効果が大きい
旨の利点がある。
In the present invention, the above-mentioned means (f) is basically adopted, but other means may be used in combination as necessary. The method (d) has the advantage of being extremely easy to implement and relatively highly effective compared to other methods.

因みに、GaAsn+型領域に対するショットキ逆方向
耐圧に関するデータを示すと次の通りである。
Incidentally, data regarding the Schottky reverse breakdown voltage for the GaAsn+ type region is as follows.

■ 不純物濃度が2 X 10 ” (elm−’)の
場合の−1エピタキシャル成長などに依るn++平坦層
では0.85 (V) ■−2Siイオン注入に依りガウシアン分布を有するn
+型層であって、E:175(KeV) 、RP  :
 0.150 Cμ〕であれば3.65 (V) ■−3■−2に於いてE:350  (KeV)、RP
  :Q、306 (μ〕であれば7.77(V) ■ 不純物濃度がI X 10 ” (cm−”)の場
合■−1エピタキシャル成長などに依るn++平坦層で
は1.69 (V) ■−2Siイオン注入に依りガウシアン分布を有するn
+型層であって、E:175(KeV)、Rp  :0
.150 (μ〕であれば5.27 (V) ■−3■−2に於いてE:350  (KeV)、RP
  :0.306 Cμ〕であれば10.2(V) ■ 不純物濃度が5X10”(ω−3〕の場合■−1エ
ピタキシャル成長などに依るn++平坦層では3.39
 (V) ■−2Siイオン注入に依りガウシアン分布を有するn
+型層であって、E:175(KeV) 、RP  :
 0.150 (μ〕であれば7.50 (V) ■−3■−2に於いてE:350  (KeV)、R,
:Q、306 (μ〕であれば13.3(V) ところで、本発明に於いて、ショットキ・ゲート電極の
位置を自己整合で決定できること、即ち、ショットキ・
ゲート電極を形成してからイオン注入を行い、その活性
化熱処理を行うことができるのは、電極材料として高融
点金属シリサイドを使用した点に負うところが大きいの
で、ここにTiWとTiWSiとを比較してデータを示
すと次の通りである。
■ 0.85 (V) in an n++ flat layer created by -1 epitaxial growth when the impurity concentration is 2 x 10''(elm-') ■N with Gaussian distribution due to -2Si ion implantation
+ type layer, E: 175 (KeV), RP:
0.150 Cμ] is 3.65 (V) ■-3■-2 E: 350 (KeV), RP
: Q, 306 (μ) is 7.77 (V) ■ When the impurity concentration is I x 10 ” (cm-”) ■ -1 For an n++ flat layer formed by epitaxial growth, it is 1.69 (V) ■ - n with Gaussian distribution due to 2Si ion implantation
+ type layer, E: 175 (KeV), Rp: 0
.. 150 (μ) is 5.27 (V) ■-3■-2 E: 350 (KeV), RP
: 0.306 Cμ] is 10.2 (V) ■ When the impurity concentration is 5X10" (ω-3) ■ -1 For an n++ flat layer formed by epitaxial growth, it is 3.39
(V) ■n with Gaussian distribution due to −2Si ion implantation
+ type layer, E: 175 (KeV), RP:
If 0.150 (μ), then 7.50 (V) ■-3■-2 E: 350 (KeV), R,
: Q, 306 (μ) is 13.3 (V) By the way, in the present invention, the position of the Schottky gate electrode can be determined by self-alignment.
The ability to perform ion implantation and activation heat treatment after forming the gate electrode is largely due to the use of high melting point metal silicide as the electrode material, so we will compare TiW and TiWSi here. The data are shown below.

)A 比抵抗(850(℃)、15 (分〕の熱処理後
) A−I  TiW (Ti : 10 (重量%〕)で
は、2〜3X10’  (Ω・1〕 A−2Ti、W、XSi、(Ti:10(重量%〕)で
は、 0.8〜lXl0−’(Ω・備〕 B HF (conc)に対する腐蝕 B−I  TiW (Ti : 10 (重量%〕)で
は、1 〔μm/分〕 B−2’rixw、−xst!  (Ti:10 (重
量%〕)では、 1900  (人/分〕 CNH4F:HF=10:1に対する腐蝕C−I  T
 iW (Ti : 10 (重量%〕)では、120
0  (人/分〕 C−2Tix Wl−x St、(Ti : 10 (
重量%))では、 267 (人/分〕 D  850 [”C)、15 [分〕の熱処理後のシ
ョットキ接合安定性 D−I  TiW (Ti : 10 (重量%〕)で
は、約50〔%〕が劣化し不安定 D−2Tix Wl−1f S it  (Ti : 
10 (重量%〕)では、 約100〔%〕が安定なショットキ特性バリヤ・ハイド
:0.78  (V) n値:1.18 前記実施例に於いて、ゲート電極の材料として7’1W
Siを用いたが、この組成のうち、TiはGaAsに対
する密着性の向上を目的として含有させたものであり、
これは、WとSiとの組成比を最適化して密着性を向上
させることで不要にすることができる。
) A specific resistance (850 (°C), after heat treatment for 15 minutes) A-I TiW (Ti: 10 (wt%)), 2-3X10' (Ω・1) A-2Ti, W, XSi, (Ti: 10 (wt%)), 0.8 to lXl0-' (Ω・rep) B Corrosion against HF (conc) B-I TiW (Ti: 10 (wt%)): 1 [μm/min] ] B-2'rixw, -xst! (Ti: 10 (wt%)), 1900 (people/min) Corrosion C-I T for CNH4F:HF=10:1
iW (Ti: 10 (weight%)) is 120
0 (person/min) C-2Tix Wl-x St, (Ti: 10 (
For TiW (Ti: 10 (wt%)), Schottky bond stability after heat treatment of 267 (person/min) D 850 [''C), 15 [min], approximately 50 [%] ] deteriorates and becomes unstable D-2Tix Wl-1f S it (Ti:
10 (wt%), approximately 100% is stable Schottky characteristic barrier hide: 0.78 (V) n value: 1.18 In the above example, 7'1W was used as the material for the gate electrode.
Although Si was used, Ti was included in this composition for the purpose of improving adhesion to GaAs.
This can be made unnecessary by optimizing the composition ratio of W and Si to improve adhesion.

尚、本発明に於いて、合金膜の組成は化学量的合金に限
られものではなく、当該化学量論値とは若干具なってい
てもよい。
In the present invention, the composition of the alloy film is not limited to a stoichiometric alloy, and may be slightly different from the stoichiometric value.

〔発明の効果〕〔Effect of the invention〕

本発明に依る半導体装置の製造方法に於いては、化合物
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成し、そのショットキ・ゲート
電極をマスクとして不純物をイオン注入して該ショット
キ・ゲート電極の両側にソース領域及びドレイン領域を
形成し、前記注入された不純物を活性化する高温熱処理
を行って前記ソース領域並びにドレイン領域をlXl0
”(am−3〕より低い不純物濃度に形成し、前記不純
物が活性化されたソース領域及びドレイン領域の上にソ
ース電極及びドレイン電極を形成している。
In the method for manufacturing a semiconductor device according to the present invention, a Schottky gate electrode made of silicide containing tungsten is formed on a compound semiconductor, and impurity ions are implanted using the Schottky gate electrode as a mask to form the Schottky gate electrode. A source region and a drain region are formed on both sides of the electrode, and a high-temperature heat treatment is performed to activate the implanted impurities to transform the source region and drain region into lXl0.
A source electrode and a drain electrode are formed on the source region and drain region in which the impurity is activated, and the impurity concentration is lower than ``(am-3).

前記手段を採ることに依り、ショットキ・ゲート電極の
位置決めを自己整合方式で行うことができ、しかも、そ
のようにしてもソース領域及びドレイン領域とショット
キ・ゲート電極とが短絡を生ずることはなく、該ショッ
トキ・ゲート電極の逆方向耐圧は充分に高く維持するこ
とができ、従って、化合物を材料とする半導体装置を高
集積化するのに有効である。
By adopting the above-mentioned means, the positioning of the Schottky gate electrode can be performed in a self-aligned manner, and even in this case, short circuits between the source region and the drain region and the Schottky gate electrode will not occur. The reverse breakdown voltage of the Schottky gate electrode can be maintained sufficiently high, and is therefore effective for highly integrating semiconductor devices made of compound materials.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図乃至第6図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第7図は不
純物濃度分布を説明する為の線図をそれぞれ表している
。 図に於いて、lは基板、2は二酸化シリコン膜、3はn
型層、4はゲート電極、6及び7はn+型領領域8及び
9は電極をそれぞれ示している。 特許出願人   富士通株式会社 代理人弁理士  相 谷 昭 司 代理人弁理士  渡 邊 弘 − 第1図 第2図 第6図 第3図 第4図 不純物濃度分布を説明する為のla図 第7図
1 to 6 are cross-sectional side views of essential parts of a semiconductor device at key points in the process for explaining one embodiment of the present invention, and FIG. 7 is a diagram for explaining impurity concentration distribution. ing. In the figure, l is the substrate, 2 is the silicon dioxide film, and 3 is n
4 is a gate electrode, 6 and 7 are n+ type regions, and 8 and 9 are electrodes, respectively. Patent Applicant Fujitsu Ltd. Representative Patent Attorney Akira Aitani Representative Patent Attorney Hiroshi Watanabe - Fig. 1 Fig. 2 Fig. 6 Fig. 3 Fig. 4 La diagram for explaining impurity concentration distribution Fig. 7

Claims (1)

【特許請求の範囲】 化合物半導体上にタングステンを含むシリサイドからな
るショットキ・ゲート電極を形成する工程と、 次いで、該ショットキ・ゲート電極をマスクとして不純
物をイオン注入し該ショットキ・ゲート電極の両側にソ
ース領域及びドレイン領域を形成する工程と、 次いで、前記注入された不純物を活性化する高温熱処理
を行って前記ソース領域及びドレイン領域を1×10^
1^8〔cm^−^3〕より低い不純物濃度に形成する
工程と、 前記不純物が活性化されたソース領域及びドレイン領域
の上にソース電極及びドレイン電極を形成する工程と が含まれてなることを特徴とする半導体装置の製造方法
[Claims] A step of forming a Schottky gate electrode made of silicide containing tungsten on a compound semiconductor, and then ion-implanting impurities using the Schottky gate electrode as a mask and depositing sources on both sides of the Schottky gate electrode. forming a region and a drain region, and then performing a high-temperature heat treatment to activate the implanted impurities to form a 1×10^ source region and a drain region.
a step of forming an impurity concentration lower than 1^8 [cm^-^3]; and a step of forming a source electrode and a drain electrode on the source region and drain region in which the impurities are activated. A method for manufacturing a semiconductor device, characterized in that:
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