JPH0249437A - Manufacture of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000010438 heat treatment Methods 0.000 claims abstract description 15
- 150000001875 compounds Chemical class 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 24
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 12
- 239000000377 silicon dioxide Substances 0.000 abstract description 12
- 229910045601 alloy Inorganic materials 0.000 abstract description 8
- 239000000956 alloy Substances 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 5
- 150000002500 ions Chemical class 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010936 titanium Substances 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 238000009826 distribution Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- -1 silicon ions Chemical class 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
化合物半導体を用いたショットキ・ゲート電界効果トラ
ンジスタのような半導体装置を製造する方法の改良に関
し、
８５０（℃）以上の熱処理に耐えることができるショッ
トキ・ゲート電極を有する半導体装置を製造できるよう
にすることを目的とし、化合物半導体上にタングステン
を含むシリサイドからなるショットキ・ゲート電極を形
成する工程と、次いで、該ショットキ・ゲート電極をマ
スクとして不純物をイオン注入し該ショットキ・ゲート
電極の両側にソース領域及びドレイン領域を形成する工
程と、次いで、前記注入された不純物を活性化する高温
熱処理を行って前記ソース領域及びドレイン領域をｌ
Ｘ Ｉ Ｑ ” （ｅｌｍ−”）より低い不純物濃度に
形成する工程と、前記不純物が活性化されたソース領域
及びドレイン領域の上にソース電極及びドレイン電極を
形成する工程とが含まれるよう構成する。[Detailed Description of the Invention] [Summary] A Schottky gate electrode that can withstand heat treatment of 850 (°C) or more is related to an improvement in the method of manufacturing semiconductor devices such as Schottky gate field effect transistors using compound semiconductors. The process involves forming a Schottky gate electrode made of silicide containing tungsten on a compound semiconductor, and then implanting impurity ions using the Schottky gate electrode as a mask. Forming source and drain regions on both sides of the Schottky gate electrode, and then performing high temperature heat treatment to activate the implanted impurities to form the source and drain regions.
The structure includes a step of forming an impurity concentration lower than X I Q ''(elm-''), and a step of forming a source electrode and a drain electrode on the source region and drain region in which the impurities are activated. .
本発明は、化合物半導体を用いたショットキ・ゲート電
界効果トランジスタのような半導体装置を製造する方法
の改良に関する。The present invention relates to improvements in methods for manufacturing semiconductor devices, such as Schottky gate field effect transistors, using compound semiconductors.
例えばＧａＡｓショットキ・ゲート電界効果トランジス
タに於けるゲート電極としては、アルミニウム（Ａ１）
、金（Ａｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、
タングステン（Ｗ）、タンタル（Ｔ ａ ）などの金属
が用いられている。然しなから、いずれも６００（’Ｃ
）程度の熱処理で、ゲート電極の電気的特性、例えば障
壁高さ、ｎ値（１，０４）、逆方向耐圧などが劣化し、
トランジスタとしての動作は不能になる。For example, aluminum (A1) is used as the gate electrode in a GaAs Schottky gate field effect transistor.
, gold (Au), titanium (Ti), molybdenum (Mo),
Metals such as tungsten (W) and tantalum (T a ) are used. However, both are 600 ('C
), the electrical characteristics of the gate electrode, such as barrier height, n value (1,04), and reverse breakdown voltage, deteriorate.
It becomes impossible to operate as a transistor.
従って、その程度の熱処理を加えても、特性の劣化を生
じないゲート電極が必要である。Therefore, there is a need for a gate electrode whose characteristics do not deteriorate even when subjected to such heat treatment.
近年、前記要求に応えることができるものとして、Ｔｉ
Ｗを材料とするゲート電極が発表されている。In recent years, Ti has been developed as a material that can meet the above requirements.
Gate electrodes made of W have been announced.
〔発明が解決しようとする課題〕
前記ＴｉＷを材料とするゲート電極は、それまでのゲー
ト電極に比較して高温に耐えることが可能になったが、
例えば８５０（”Ｃ）以上の熱処理に対してては、矢張
り、ショットキ障壁が失われて電界効果トランジスタの
動作が不安定になる。[Problems to be Solved by the Invention] The gate electrode made of TiW has become able to withstand higher temperatures than conventional gate electrodes;
For example, when heat treatment is performed at a temperature of 850° C. or higher, the Schottky barrier is lost and the operation of the field effect transistor becomes unstable.
また、通常の製造プロセスを適用すると、その間に腐蝕
されて比抵抗が増大したり、或いは、失われてしまう場
合もある。Further, if a normal manufacturing process is applied, the resistivity may increase or be lost due to corrosion during the process.
本発明は、８５０（ｔ）以上の熱処理に耐えることがで
きるショットキ・ゲート電極を有する半導体装置を製造
できるようにする。The present invention makes it possible to manufacture semiconductor devices having Schottky gate electrodes that can withstand heat treatments of 850(t) or more.
尚、本発明に於いて、ショットキ接触とは、電極金属が
半導体基板に直接接触してダイオード特性が発生するも
の、電極金属が半導体基板に直接接触し更に半導体基板
との間に合金を生じてダイオード特性が発生するもの、
半導体基板表面の自然酸化膜を介して電極金属が配設さ
れて自然酸化膜中のトンネル現象でダイオード特性が生
じるものなどを含むものとする。In the present invention, Schottky contact is defined as one in which the electrode metal directly contacts the semiconductor substrate and diode characteristics occur, or one in which the electrode metal directly contacts the semiconductor substrate and an alloy is formed between the electrode metal and the semiconductor substrate. Those that exhibit diode characteristics,
This includes a structure in which an electrode metal is disposed through a natural oxide film on the surface of a semiconductor substrate and diode characteristics are generated by a tunneling phenomenon in the natural oxide film.
本発明に依る半導体装置の製造方法に於いては、化合物
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成する工程と、次いで、該ショ
ットキ・ゲート電極をマスクとして不純物をイオン注入
し該ショットキ・ゲート電極の両側にソース領域及びド
レイン領域を形成する工程と、次いで、前記注入された
不純物を活性化する高温熱処理を行って前記ソース領域
及びドレイン領域をｌ Ｘ Ｉ Ｑ ” （ｃｍ−”）
より低い不純物濃度に形成する工程と、前記不純物が活
性化されたソース領域及びドレイン領域の上にソース電
極及びドレイン電極を形成する工程とが含まれている。The method for manufacturing a semiconductor device according to the present invention includes a step of forming a Schottky gate electrode made of silicide containing tungsten on a compound semiconductor, and then implanting impurity ions using the Schottky gate electrode as a mask. Forming a source region and a drain region on both sides of the Schottky gate electrode, and then performing a high temperature heat treatment to activate the implanted impurities to form the source region and the drain region at lXIQ''(cm-''). )
The method includes a step of forming a lower impurity concentration, and a step of forming a source electrode and a drain electrode on the source region and drain region in which the impurities are activated.
前記手段を採ることに依り、ショットキ・ゲート電極の
位置決めを自己整合方式で行うことができ、しかも、そ
のようにしてもソース領域及びドレイン領域とショット
キ・ゲート電極とが短絡を生ずることはなく、該ショッ
トキ・ゲート電極の逆方向耐圧は充分に高く維持するこ
とができる。By adopting the above-mentioned means, the Schottky gate electrode can be positioned in a self-aligned manner, and even in this manner, short circuits between the source region and the drain region and the Schottky gate electrode do not occur. The reverse breakdown voltage of the Schottky gate electrode can be maintained sufficiently high.
第１図乃至第６図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。1 to 6 are cross-sectional side views of essential parts of a semiconductor device at key points in the process for explaining one embodiment of the present invention, and the following description will be made with reference to these figures.
第１図参照
例えばクロム（Ｃｒ）をドープした半絶縁性ＧａＡｓ基
板ｌに厚さ例えば６０００ （人〕程度の二酸化シリコ
ン（Ｓｉｎ２）膜２を形成する。Referring to FIG. 1, a silicon dioxide (Sin2) film 2 having a thickness of, for example, about 6,000 mm is formed on a semi-insulating GaAs substrate l doped with, for example, chromium (Cr).
通常のフォト・リソグラフィ技術を適用することに依り
、二酸化シリコン膜２のパターニングを行って窓２ａを
形成する。By applying ordinary photolithography technology, silicon dioxide film 2 is patterned to form window 2a.
イオン注入法を適用することに依り、ドーズ量を２．
６ Ｘ １０” （ｃｌｌ−”）としてシリコン・イオ
ンを注入する。By applying the ion implantation method, the dose can be reduced to 2.
Implant silicon ions as 6×10” (cll-”).
第２図参照
（２）−に
二酸化シリコン膜２を除去してから、新たに厚さ例えば
１０００ （人〕程度の外方拡散を防止する為の二酸化
シリコン膜（図示せず）を形成する。After removing the silicon dioxide film 2 (see (2)-) in FIG. 2, a new silicon dioxide film (not shown) is formed to a thickness of, for example, about 1,000 mm for preventing out-diffusion.
温度を例えば８５０〔℃〕、また、時間を例えば１５〔
分〕として熱処理を行う、これに依って、図示のような
ｎ型層３を得ることができる。The temperature is, for example, 850 [℃], and the time is, for example, 15 [℃].
By performing a heat treatment as [1], an n-type layer 3 as shown in the figure can be obtained.
［２） −３
前記外方拡散を防止する為の二酸化シリコン膜を除去す
る。[2)-3 Remove the silicon dioxide film for preventing the outward diffusion.
第３図参照
ＴｉＷＳｉ合金、例えばＴ ｉ６．３ Ｗｏ、７Ｓ ｉ
ｚからなる合金をスパッタ法にて被着して厚さ例えば
６０００ （人〕の合金膜を形成する。Refer to Fig. 3 TiWSi alloy, such as T i6.3 Wo, 7S i
An alloy film consisting of Z is deposited by sputtering to form an alloy film having a thickness of, for example, 6000 (people).
エツチング・ガスをＣＦ４ ＋Ｑ、（５（％））とする
ドライ・エツチング法を適用し、前記合金膜のパターニ
ングを行ってゲート電極４を形成する。The gate electrode 4 is formed by patterning the alloy film by applying a dry etching method using CF4+Q (5(%)) as an etching gas.
第４図参照
通常の技法を適用することに依り、二酸化シリコン膜５
を形成する。By applying conventional techniques, see FIG. 4, a silicon dioxide film 5
form.
通常の技法を適用することに依り、二酸化シリコン膜５
の選択的エツチングを行って窓５ａを形成する。By applying conventional techniques, a silicon dioxide film 5
Selective etching is performed to form the window 5a.
イオン注入法を適用することに依り、ドーズ量を１．
７ Ｘ １０” （０１１＋−”］及び加速エネルギを
１７５（ＫｅＶ）としてＳｉの注入を行う。By applying the ion implantation method, the dose can be reduced to 1.
7×10” (011+−”) and acceleration energy of 175 (KeV), Si is implanted.
第５図参照
（５）−に
二酸化シリコン膜５を除去してから、新たに厚さ例えば
１０００ （人〕程度の外方拡散を防止する為の二酸化
シリコン膜（図示せず）を形成する。After removing the silicon dioxide film 5 (see FIG. 5), a new silicon dioxide film (not shown) is formed to a thickness of, for example, about 1,000 micrometers (5) to prevent out-diffusion.
温度を例えば８００〔℃〕、また、時間を例えば１５〔
分〕として熱処理を行う。The temperature is, for example, 800 [℃], and the time is, for example, 15 [℃].
Heat treatment is performed for 1 minute.
これに依って、図示のようなｎ＋型領領域６び７を得る
ことができる。As a result, n+ type regions 6 and 7 as shown in the figure can be obtained.
前記外方拡散を防止する為の二酸化シリコン膜を除去す
る。The silicon dioxide film for preventing the out-diffusion is removed.
この工程で形成されたｎ＋型領領域６び７の不純物濃度
はピーク部分で１×１０１８（ｃＩｌ弓〕、そして、ｎ
型層３のそれは同じくピーク部分でＩ Ｘ １０” （
ａｓｓ−’） テあった。The impurity concentration of the n+ type regions 6 and 7 formed in this step is 1×10 18 (cIl arch) at the peak portion, and n
That of type layer 3 is also I x 10'' (
ass-') There was.
第６図参照
ＧａＡｓ部分の表面を１００〔人〕程度エツチングする
。尚、このときのエツチング液としてはＫ ＯＨ＋ Ｈ
２Ｏｘを使用して良い。As shown in FIG. 6, the surface of the GaAs portion is etched by about 100 layers. The etching solution used at this time was KOH+H.
2Ox may be used.
通常の技法を適用することに依り、ｎ＋型領領域６び７
上に電極８及び９を形成して完成する。尚、電極材料と
しては、Ａ ｕ Ｇ ｅ ／ Ａ ｕ系を使用して良い
。By applying conventional techniques, the n+ type regions 6 and 7 are
Electrodes 8 and 9 are formed on top to complete the process. Note that as the electrode material, A u G e / A u type may be used.
このようにして製造した半導体装置に関する具体的デー
タを挙げると次の通りである。Specific data regarding the semiconductor device manufactured in this manner is as follows.
ゲート長：１．４（μｍ〕
ゲート幅：２００（μｍ〕
ソース・ドレイン間隔：６ 〔μｍ〕
相互コンダクタンスｇａ ： ２３ （ｍＳ）ソー
ス・ゲート間容量Ｃｑ−： ０． ２１ （ｐ Ｆ）遮
断周波数ｆｔ ： １２． ３ （ＧＨｚ）ショット
キ・ゲートについて
ｎ値：１．１Ｂ
バリヤ・ハイド：０．７８
破壊電圧：１Ｏ（Ｖ）
ところで、本発明では、ｎ＋型領領域６び７をショット
キ・ゲート電極４をマスクにした自己整合方式で形成し
ているので、通常であればショットキ・ゲート電極４と
ｎ＋型領領域６び７との短絡が懸念されるところである
が、これは全く問題にならない。即ち、前記したように
、イオン注入法などを適用してｎ＋型領領域６びに７を
形成すると、そこでの不純物濃度分布は第７図に見られ
るようにガウシアン分布となり、ピークは深さで例えば
０．１５Ｃμｍ〕のところに生成され、そこでＩ Ｘ
１０ ” （ａｍ−’）程度であれば、表面ではｌ Ｘ
Ｉ Ｑ ” （ｃｍ−３）程度になって５〔■〕以上
の耐圧が得られる。また、工程ｆ６）−１に記述したよ
うに、ｎ＋型領領域６びに７の表面をエツチングした場
合、第６図から明らかであるが、該表面はショットキ・
ゲート電極４とｎ型層３との界面よりも低くなって、耐
圧は更に高くなる。Gate length: 1.4 (μm) Gate width: 200 (μm) Source-drain distance: 6 [μm] Mutual conductance ga: 23 (mS) Source-gate capacitance Cq-: 0.21 (p F) Cut-off frequency ft: 12.3 (GHz) Schottky gate n value: 1.1B Barrier hide: 0.78 Breakdown voltage: 1O (V) By the way, in the present invention, n+ type regions 6 and 7 are used as Schottky gate electrodes. Normally, there would be a concern that the Schottky gate electrode 4 would be short-circuited with the n+ type regions 6 and 7, but this is not a problem at all since it is formed by a self-alignment method using the Schottky gate electrode 4 as a mask. That is, as described above, when the n+ type regions 6 and 7 are formed by ion implantation or the like, the impurity concentration distribution there becomes a Gaussian distribution as shown in FIG. 0.15Cμm], where I
If it is about 10” (am-’), lX
IQ'' (cm-3), and a breakdown voltage of 5 [■] or more is obtained.Furthermore, when the surfaces of the n+ type regions 6 and 7 are etched as described in step f6)-1, As is clear from FIG. 6, the surface is Schottky.
It becomes lower than the interface between the gate electrode 4 and the n-type layer 3, and the breakdown voltage becomes even higher.
ショットキ・ゲート電極に於ける逆方向耐圧を維持する
には次のような手段をとることが考えられる。The following measures may be taken to maintain the reverse breakdown voltage of the Schottky gate electrode.
（ａｌ ｎ＋型領領域６びに７のドーズ量を低下させ
る。(The dose amount of the al n+ type regions 6 and 7 is lowered.
（ｂ） ｎ＋型領領域６びに７を形成後、ショットキ
・ゲート電極４をエツチングして細くする。(b) After forming the n+ type regions 6 and 7, the Schottky gate electrode 4 is etched to be thin.
（Ｃ） ショットキ・ゲート電極４を絶縁化する。(C) Insulating the Schottky gate electrode 4.
（ｄ） ｎ＋型領領域６びに７の表面をエツチングす
る。(d) Etching the surfaces of the n+ type regions 6 and 7.
（ｅｌ ｎ＋型領領域６びに７を形成する前にマスク
となるショットキ・ゲート電極４を加工して傘型にする
か、傘型を構成するマスクを別設してからイオン注入を
行う。(Before forming the el n+ type regions 6 and 7, the Schottky gate electrode 4 serving as a mask is processed into an umbrella shape, or a mask constituting an umbrella shape is provided separately, and then ion implantation is performed.
（ｆ） イオン注入のエネルギを高くしてプロジェク
ト・レインジを深くする。(f) Increasing the energy of ion implantation to deepen the project range.
本発明では、前記（ｆ）の手段を採ることが基本になっ
ているが、必要に応じて他の手段を併用して良く、前記
実施例では、該（ｆ）の手段と（ｄ＋の手段とを併用し
ている。尚、該（ｄ）の手段は、他の手段と比較すると
、実施が極めて容易で、且つ、そのわりに効果が大きい
旨の利点がある。In the present invention, the above-mentioned means (f) is basically adopted, but other means may be used in combination as necessary. The method (d) has the advantage of being extremely easy to implement and relatively highly effective compared to other methods.
因みに、ＧａＡｓｎ＋型領域に対するショットキ逆方向
耐圧に関するデータを示すと次の通りである。Incidentally, data regarding the Schottky reverse breakdown voltage for the GaAsn+ type region is as follows.
■ 不純物濃度が２ Ｘ １０ ” （ｅｌｍ−’）の
場合の−１エピタキシャル成長などに依るｎ＋＋平坦層
では０．８５ （Ｖ）
■−２Ｓｉイオン注入に依りガウシアン分布を有するｎ
＋型層であって、Ｅ：１７５（ＫｅＶ） 、ＲＰ ：
０．１５０ Ｃμ〕であれば３．６５ （Ｖ）
■−３■−２に於いてＥ：３５０ （ＫｅＶ）、ＲＰ
：Ｑ、３０６ （μ〕であれば７．７７（Ｖ）
■ 不純物濃度がＩ Ｘ １０ ” （ｃｍ−”）の場
合■−１エピタキシャル成長などに依るｎ＋＋平坦層で
は１．６９ （Ｖ）
■−２Ｓｉイオン注入に依りガウシアン分布を有するｎ
＋型層であって、Ｅ：１７５（ＫｅＶ）、Ｒｐ ：０
．１５０ （μ〕であれば５．２７ （Ｖ）
■−３■−２に於いてＥ：３５０ （ＫｅＶ）、ＲＰ
：０．３０６ Ｃμ〕であれば１０．２（Ｖ）
■ 不純物濃度が５Ｘ１０”（ω−３〕の場合■−１エ
ピタキシャル成長などに依るｎ＋＋平坦層では３．３９
（Ｖ）
■−２Ｓｉイオン注入に依りガウシアン分布を有するｎ
＋型層であって、Ｅ：１７５（ＫｅＶ） 、ＲＰ ：
０．１５０ （μ〕であれば７．５０ （Ｖ）
■−３■−２に於いてＥ：３５０ （ＫｅＶ）、Ｒ，
：Ｑ、３０６ （μ〕であれば１３．３（Ｖ）
ところで、本発明に於いて、ショットキ・ゲート電極の
位置を自己整合で決定できること、即ち、ショットキ・
ゲート電極を形成してからイオン注入を行い、その活性
化熱処理を行うことができるのは、電極材料として高融
点金属シリサイドを使用した点に負うところが大きいの
で、ここにＴｉＷとＴｉＷＳｉとを比較してデータを示
すと次の通りである。■ 0.85 (V) in an n++ flat layer created by -1 epitaxial growth when the impurity concentration is 2 x 10''(elm-') ■N with Gaussian distribution due to -2Si ion implantation
+ type layer, E: 175 (KeV), RP:
0.150 Cμ] is 3.65 (V) ■-3■-2 E: 350 (KeV), RP
: Q, 306 (μ) is 7.77 (V) ■ When the impurity concentration is I x 10 ” (cm-”) ■ -1 For an n++ flat layer formed by epitaxial growth, it is 1.69 (V) ■ - n with Gaussian distribution due to 2Si ion implantation
+ type layer, E: 175 (KeV), Rp: 0
．． 150 (μ) is 5.27 (V) ■-3■-2 E: 350 (KeV), RP
: 0.306 Cμ] is 10.2 (V) ■ When the impurity concentration is 5X10" (ω-3) ■ -1 For an n++ flat layer formed by epitaxial growth, it is 3.39
(V) ■n with Gaussian distribution due to −2Si ion implantation
+ type layer, E: 175 (KeV), RP:
If 0.150 (μ), then 7.50 (V) ■-3■-2 E: 350 (KeV), R,
: Q, 306 (μ) is 13.3 (V) By the way, in the present invention, the position of the Schottky gate electrode can be determined by self-alignment.
The ability to perform ion implantation and activation heat treatment after forming the gate electrode is largely due to the use of high melting point metal silicide as the electrode material, so we will compare TiW and TiWSi here. The data are shown below.
）Ａ 比抵抗（８５０（℃）、１５ （分〕の熱処理後
）
Ａ−Ｉ ＴｉＷ （Ｔｉ ： １０ （重量％〕）で
は、２〜３Ｘ１０’ （Ω・１〕
Ａ−２Ｔｉ、Ｗ、ＸＳｉ、（Ｔｉ：１０（重量％〕）で
は、
０．８〜ｌＸｌ０−’（Ω・備〕
Ｂ ＨＦ （ｃｏｎｃ）に対する腐蝕
Ｂ−Ｉ ＴｉＷ （Ｔｉ ： １０ （重量％〕）で
は、１ 〔μｍ／分〕
Ｂ−２’ｒｉｘｗ、−ｘｓｔ！ （Ｔｉ：１０ （重
量％〕）では、
１９００ （人／分〕
ＣＮＨ４Ｆ：ＨＦ＝１０：１に対する腐蝕Ｃ−Ｉ Ｔ
ｉＷ （Ｔｉ ： １０ （重量％〕）では、１２０
０ （人／分〕
Ｃ−２Ｔｉｘ Ｗｌ−ｘ Ｓｔ、（Ｔｉ ： １０ （
重量％））では、
２６７ （人／分〕
Ｄ ８５０ ［”Ｃ）、１５ ［分〕の熱処理後のシ
ョットキ接合安定性
Ｄ−Ｉ ＴｉＷ （Ｔｉ ： １０ （重量％〕）で
は、約５０〔％〕が劣化し不安定
Ｄ−２Ｔｉｘ Ｗｌ−１ｆ Ｓ ｉｔ （Ｔｉ ：
１０ （重量％〕）では、
約１００〔％〕が安定なショットキ特性バリヤ・ハイド
：０．７８ （Ｖ）
ｎ値：１．１８
前記実施例に於いて、ゲート電極の材料として７’１Ｗ
Ｓｉを用いたが、この組成のうち、ＴｉはＧａＡｓに対
する密着性の向上を目的として含有させたものであり、
これは、ＷとＳｉとの組成比を最適化して密着性を向上
させることで不要にすることができる。) A specific resistance (850 (°C), after heat treatment for 15 minutes) A-I TiW (Ti: 10 (wt%)), 2-3X10' (Ω・1) A-2Ti, W, XSi, (Ti: 10 (wt%)), 0.8 to lXl0-' (Ω・rep) B Corrosion against HF (conc) B-I TiW (Ti: 10 (wt%)): 1 [μm/min] ] B-2'rixw, -xst! (Ti: 10 (wt%)), 1900 (people/min) Corrosion C-I T for CNH4F:HF=10:1
iW (Ti: 10 (weight%)) is 120
0 (person/min) C-2Tix Wl-x St, (Ti: 10 (
For TiW (Ti: 10 (wt%)), Schottky bond stability after heat treatment of 267 (person/min) D 850 [''C), 15 [min], approximately 50 [%] ] deteriorates and becomes unstable D-2Tix Wl-1f S it (Ti:
10 (wt%), approximately 100% is stable Schottky characteristic barrier hide: 0.78 (V) n value: 1.18 In the above example, 7'1W was used as the material for the gate electrode.
Although Si was used, Ti was included in this composition for the purpose of improving adhesion to GaAs.
This can be made unnecessary by optimizing the composition ratio of W and Si to improve adhesion.
尚、本発明に於いて、合金膜の組成は化学量的合金に限
られものではなく、当該化学量論値とは若干具なってい
てもよい。In the present invention, the composition of the alloy film is not limited to a stoichiometric alloy, and may be slightly different from the stoichiometric value.
本発明に依る半導体装置の製造方法に於いては、化合物
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成し、そのショットキ・ゲート
電極をマスクとして不純物をイオン注入して該ショット
キ・ゲート電極の両側にソース領域及びドレイン領域を
形成し、前記注入された不純物を活性化する高温熱処理
を行って前記ソース領域並びにドレイン領域をｌＸｌ０
”（ａｍ−３〕より低い不純物濃度に形成し、前記不純
物が活性化されたソース領域及びドレイン領域の上にソ
ース電極及びドレイン電極を形成している。In the method for manufacturing a semiconductor device according to the present invention, a Schottky gate electrode made of silicide containing tungsten is formed on a compound semiconductor, and impurity ions are implanted using the Schottky gate electrode as a mask to form the Schottky gate electrode. A source region and a drain region are formed on both sides of the electrode, and a high-temperature heat treatment is performed to activate the implanted impurities to transform the source region and drain region into lXl0.
A source electrode and a drain electrode are formed on the source region and drain region in which the impurity is activated, and the impurity concentration is lower than ``(am-3).
前記手段を採ることに依り、ショットキ・ゲート電極の
位置決めを自己整合方式で行うことができ、しかも、そ
のようにしてもソース領域及びドレイン領域とショット
キ・ゲート電極とが短絡を生ずることはなく、該ショッ
トキ・ゲート電極の逆方向耐圧は充分に高く維持するこ
とができ、従って、化合物を材料とする半導体装置を高
集積化するのに有効である。By adopting the above-mentioned means, the positioning of the Schottky gate electrode can be performed in a self-aligned manner, and even in this case, short circuits between the source region and the drain region and the Schottky gate electrode will not occur. The reverse breakdown voltage of the Schottky gate electrode can be maintained sufficiently high, and is therefore effective for highly integrating semiconductor devices made of compound materials.
第１図乃至第６図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第７図は不
純物濃度分布を説明する為の線図をそれぞれ表している
。
図に於いて、ｌは基板、２は二酸化シリコン膜、３はｎ
型層、４はゲート電極、６及び７はｎ＋型領領域８及び
９は電極をそれぞれ示している。
特許出願人 富士通株式会社
代理人弁理士 相 谷 昭 司
代理人弁理士 渡 邊 弘 −
第１図
第２図
第６図
第３図
第４図
不純物濃度分布を説明する為のｌａ図
第７図1 to 6 are cross-sectional side views of essential parts of a semiconductor device at key points in the process for explaining one embodiment of the present invention, and FIG. 7 is a diagram for explaining impurity concentration distribution. ing. In the figure, l is the substrate, 2 is the silicon dioxide film, and 3 is n
4 is a gate electrode, 6 and 7 are n+ type regions, and 8 and 9 are electrodes, respectively. Patent Applicant Fujitsu Ltd. Representative Patent Attorney Akira Aitani Representative Patent Attorney Hiroshi Watanabe - Fig. 1 Fig. 2 Fig. 6 Fig. 3 Fig. 4 La diagram for explaining impurity concentration distribution Fig. 7
Claims (1)
るショットキ・ゲート電極を形成する工程と、 次いで、該ショットキ・ゲート電極をマスクとして不純
物をイオン注入し該ショットキ・ゲート電極の両側にソ
ース領域及びドレイン領域を形成する工程と、 次いで、前記注入された不純物を活性化する高温熱処理
を行って前記ソース領域及びドレイン領域を１×１０＾
１＾８〔ｃｍ＾−＾３〕より低い不純物濃度に形成する
工程と、 前記不純物が活性化されたソース領域及びドレイン領域
の上にソース電極及びドレイン電極を形成する工程と が含まれてなることを特徴とする半導体装置の製造方法
。[Claims] A step of forming a Schottky gate electrode made of silicide containing tungsten on a compound semiconductor, and then ion-implanting impurities using the Schottky gate electrode as a mask and depositing sources on both sides of the Schottky gate electrode. forming a region and a drain region, and then performing a high-temperature heat treatment to activate the implanted impurities to form a 1×10^ source region and a drain region.
a step of forming an impurity concentration lower than 1^8 [cm^-^3]; and a step of forming a source electrode and a drain electrode on the source region and drain region in which the impurities are activated. A method for manufacturing a semiconductor device, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6493989A JPH0249437A (en) | 1989-03-18 | 1989-03-18 | Manufacture of semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
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| JP55189544A Division JPS57113289A (en) | 1980-12-30 | 1980-12-30 | Semiconductor device and its manufacture |
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|---|---|
| JPH0249437A true JPH0249437A (en) | 1990-02-19 |
| JPH0515304B2 JPH0515304B2 (en) | 1993-03-01 |
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ID=13272503
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|---|---|
| JP (1) | JPH0249437A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2018037530A1 (en) * | 2016-08-25 | 2018-08-23 | 三菱電機株式会社 | Semiconductor device and manufacturing method thereof |
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| JPS53119866U (en) * | 1977-02-28 | 1978-09-22 | ||
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| JPH0219975A (en) * | 1988-07-08 | 1990-01-23 | Fujitsu Ltd | Operation restoration processing system in cad system |
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1989
- 1989-03-18 JP JP6493989A patent/JPH0249437A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0515304B2 (en) | 1993-03-01 |
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