JPH0247126B2 - - Google Patents

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JPH0247126B2
JPH0247126B2 JP59255199A JP25519984A JPH0247126B2 JP H0247126 B2 JPH0247126 B2 JP H0247126B2 JP 59255199 A JP59255199 A JP 59255199A JP 25519984 A JP25519984 A JP 25519984A JP H0247126 B2 JPH0247126 B2 JP H0247126B2
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transistor
current
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constant voltage
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Akihiro Murayama
Chiharu Tanaka
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Toshiba Corp
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Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はカレントミラー回路に関し、その出
力電流の安定化を図つたものである。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a current mirror circuit, and is intended to stabilize its output current.

〔発明の技術的背景〕[Technical background of the invention]

従来のカレントミラー回路は、第5図に示すよ
うに構成されている。PNPトランジスタQ1,
Q2のベースは共通され、前記PNPトランジス
タQ1のコレクタとともに定電圧源1に接続され
る。そして、トランジスタQ1,Q2のエミツタ
は、それぞれ抵抗R1,R2を介して定電圧源2に
接続される。トランジスタQ2のコレクタには負
荷3が接続される。
A conventional current mirror circuit is constructed as shown in FIG. PNP transistor Q1,
The base of Q2 is common and connected to the constant voltage source 1 together with the collector of the PNP transistor Q1. The emitters of transistors Q1 and Q2 are connected to constant voltage source 2 via resistors R1 and R2 , respectively. A load 3 is connected to the collector of the transistor Q2.

上記のカレントミラー回路は、一般的には、抵
抗R1,R2の値は等しく、トランジスタQ1とQ
2とは理想的には特性が良く揃つているものとし
て扱われる。即ち、トランジスタのベース・エミ
ツタ間電圧VBEは、コレクタ電流の関数であり、
各トランジスタQ1,Q2は同じベース・エミツ
タ間電圧VBEで動作し、この結果同じコレクタ電
流で動作するものとみている。トランジスタQ
1,Q2のベース電流を無視すれば、トランジス
タQ1のコレクタ電流は定電流Irefに等しく、よ
つて出力電流Ioutも定電流Irefに等しいとみてい
る。
In the current mirror circuit described above, the values of the resistors R 1 and R 2 are generally equal, and the transistors Q1 and Q
2 is ideally treated as having a good set of characteristics. That is, the base-emitter voltage V BE of a transistor is a function of the collector current,
It is assumed that each transistor Q1 and Q2 operates with the same base-emitter voltage V BE and, as a result, operates with the same collector current. transistor Q
If the base currents of transistors Q1 and Q2 are ignored, the collector current of transistor Q1 is equal to the constant current Iref, and therefore the output current Iout is also considered to be equal to the constant current Iref.

〔背景技術の問題点〕[Problems with background technology]

ところで、順方向領域で動作するトランジスタ
のコレクタ電流Icは、一般に次式で表わされる。
Incidentally, the collector current Ic of a transistor operating in the forward region is generally expressed by the following equation.

Ic=(1+VCE/VA)Is exp(VBE/VT) ……(1) 但し、Is;逆方向飽和電流 VCE;コレクタ・ベース間電圧 VT;熱起電力 VA;アーリー電圧 (1)式からわかるように、トランジスタQ1,Q
2がたとえば同じVBEで動作していたとしても、
VCEが変われば、Icは変化することになる。
Ic = (1+V CE /V A ) Is exp (V BE /V T ) ...(1) However, Is: Reverse saturation current V CE ; Collector-base voltage V T ; Thermoelectromotive force V A ; Early voltage As can be seen from equation (1), transistors Q1, Q
Even if 2 are operating at the same V BE , for example,
If V CE changes, Ic will change.

上記のVCEの変化は、特に、トランジスタQ2
のコレクタ電位が負荷3側から決定されている場
合に、電源電圧が変動するとあらわれる。以下数
値例を示して説明する。
The above change in V CE is particularly important for transistor Q2
This occurs when the power supply voltage fluctuates when the collector potential of is determined from the load 3 side. This will be explained below using numerical examples.

トランジスタQ1およびQ2のVCEをそれぞれ
VCE1,VCE2、またVBEをVBE1,VBE2とする。トラ
ンジスタQ1およびQ2のベースは共通なので、
ベース電流を無視し、Isは等しいと仮定し、トラ
ンジスタQ1とQ2は以後、特性が理想的によく
揃つていると仮定する。
V CE of transistors Q1 and Q2 respectively
Let V CE1 , V CE2 and V BE be V BE1 and V BE2 . Since the bases of transistors Q1 and Q2 are common,
Ignoring the base current, assuming that Is is equal, and assuming that the characteristics of transistors Q1 and Q2 are ideally matched from now on.

R1Iref+VBE1=R2Iout+VBE2 ……(2) (1)式より、 VBE=VT{Ic/(1+VCE/VA)Is} ……(3) ゆえに R1Iref+VTlo{Iref/(1+VCE1/VA)Is}=
R2Iout+VTlo{Iout/(1+VCE2/VA)Is}……(4) となる。R1,R2は、抵抗R1,R2の値である。(4)
式から直ちにIoutを求めることはできないが、 Iref=100〔μA〕,VCE1=0.7〔V〕,VCE2=6
〔V〕,R1=R2=300〔Ω〕,VA=20〔V〕,VT=26
〔mV〕,Is1=Is2=4.2×10-16〔A〕とし、計算機
を用いてIoutを求めると、 Iout=110〔μA〕 が得られ、この条件では、トランジスタQ2の出
力電流は、トランジスタQ1の入力電流に比べ10
〔%〕増加している。つまり、電源電圧が変動し、
VCE2が変化すると、出力電流Ioutも変化すること
になり、カレントミラー回路の精度が保たれな
い。
R 1 Iref + V BE1 = R 2 Iout + V BE2 ...(2) From equation (1), V BE = V T {Ic/(1+VCE/V A )Is} ...(3) Therefore, R 1 Iref+V Tlo {Iref/( 1+V CE1 /V A )Is}=
R 2 Iout + V Tlo {Iout/(1+V CE2 /V A ) Is}...(4). R 1 and R 2 are the values of the resistors R 1 and R 2 . (Four)
Although Iout cannot be immediately determined from the formula, Iref=100 [μA], V CE1 =0.7 [V], V CE2 =6
[V], R 1 = R 2 = 300 [Ω], V A = 20 [V], V T = 26
[mV], Is 1 = Is 2 = 4.2×10 -16 [A], and when Iout is calculated using a computer, Iout = 110 [μA] is obtained. Under this condition, the output current of transistor Q2 is 10 compared to the input current of transistor Q1
〔%〕It has increased. In other words, the power supply voltage fluctuates,
When V CE2 changes, the output current Iout also changes, and the accuracy of the current mirror circuit cannot be maintained.

〔発明の目的〕[Purpose of the invention]

この発明は上記の事情に鑑みてなされたもので
簡単な構成によつて、トランジスタの上記のよう
なアーリー効果に対して、出力電流を精度よく安
定維持し得るカレントミラー回路を提供すること
を目的とする。
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a current mirror circuit that can accurately and stably maintain an output current against the above-mentioned early effect of transistors with a simple configuration. shall be.

〔発明の概要〕[Summary of the invention]

この発明では、上記の目的を達成するために、
たとえば第1図に示すように、電流出力側のトラ
ンジスタQ12のエミツタを、抵抗R12,R13
介して第1の定電圧源(電源)に接続し、抵抗
R12とR13の接続点と第2の定電圧源(接地電位
部)との間に、抵抗R14による電流路を接続する
ものである。これによつて電源電圧が必要以上に
上昇しても抵抗R13の位降下によつて、トランジ
スタQ12のVBEを低下させ、アーリー効果によ
る出力電流Ioutの変動を抑えるようにしたもので
ある。
In this invention, in order to achieve the above object,
For example, as shown in Figure 1, the emitter of transistor Q12 on the current output side is connected to a first constant voltage source (power supply) via resistors R 12 and R 13 , and
A current path formed by a resistor R 14 is connected between the connection point of R 12 and R 13 and the second constant voltage source (ground potential section). As a result, even if the power supply voltage rises more than necessary, the VBE of the transistor Q12 is lowered by the voltage drop of the resistor R13 , thereby suppressing fluctuations in the output current Iout due to the Early effect.

〔発明の実施例〕[Embodiments of the invention]

以下この発明の実施例を図面を参照して説明す
る。
Embodiments of the present invention will be described below with reference to the drawings.

第1図はこの発明の一実施例であり、トランジ
スタQ11,Q12のベース及びトランジスタQ
11のコレクタは、定電流源11を介して接地電
位部に接続され、トランジスタQ12のコレクタ
は、負荷12を介して接地電位部に接続される。
また、トランジスタQ11のエミツタは、抵抗
R11を介して電源ライン13に接続され、トラン
ジスタQ12のエミツタは、抵抗R12,R13を直
列に介して電源ライン13に接続される。次に、
この発明の回路では、前記抵抗R12とR13の接続
点14と、接地電位部間に、抵抗R15が接続され
る。抵抗R15による回路は、出力トランジスタQ
12のエミツタ電流の増大を抑える補償回路を形
成している。
FIG. 1 shows an embodiment of the present invention, in which the bases of transistors Q11 and Q12 and the transistor Q
The collector of the transistor Q11 is connected to the ground potential section via the constant current source 11, and the collector of the transistor Q12 is connected to the ground potential section via the load 12.
Also, the emitter of transistor Q11 is a resistor.
It is connected to the power supply line 13 via R 11 , and the emitter of the transistor Q12 is connected to the power supply line 13 via resistors R 12 and R 13 in series. next,
In the circuit of the present invention, a resistor R15 is connected between the connection point 14 between the resistors R12 and R13 and the ground potential section. The circuit with resistor R 15 is the output transistor Q
A compensation circuit is formed to suppress an increase in the emitter current of 12.

この発明の一実施例は、上記の如く構成される
もので、その特徴的な動作を説明する。ある値の
電源電圧VCCにおいて、抵抗R14にはある電流IB
流れている。VCCがそれ以上の値になると、抵抗
R14に印加される電圧も上昇し、流れる電流も増
えて、抵抗R13での電圧降下も増す。これによつ
て、トランジスタ12のベース・エミツタ間電位
VBEが小さくなり、増えようとする出力電流Iout
を抑えアーリー効果をキヤンセルする。
One embodiment of the present invention is constructed as described above, and its characteristic operation will be explained. At a certain value of the power supply voltage V CC , a certain current I B flows through the resistor R 14 . When V CC goes above that value, the resistor
The voltage applied to R 14 also increases, the current flowing increases, and the voltage drop across resistor R 13 also increases. As a result, the base-emitter potential of the transistor 12
Output current Iout tries to increase as V BE decreases
suppresses the effect and cancels the early effect.

上記の回路における電圧平衡式を求めると、 VBE1+R11Iref=VBE2+R12Iout+R13(Iout+IB
……(5) VBE1;トランジスタQ11のベース・エミツタ
間電位 VBE2;トランジスタQ12のベース・エミツタ
間電位 R11;抵抗R11の値、R12;抵抗R12の値、 R13;抵抗R13の値、 (3)式より、 VBE1=VTlo{Iref/(1+VCE1/VA)Is1} ……(6) VBE2=VTlo{Iouf/(1+VCE2/VA)Is2} ……(7) となり、 IB=VCC−R13Iout/R13+R14 ……(8) が得られ、(6),(7),(8)式を(5)式に代入すると、 VTlo={Iref/(1+VCE1/VA)Is1}+R11Iref=
VTlo{Iout/(1+VCE2/VA)Is2} R12Iout+R13/R13+R14(VCC+R14Iout) ……(9) となる。
Determining the voltage balance equation for the above circuit, V BE1 + R 11 Iref = V BE2 + R 12 Iout + R 13 (Iout + I B )
...(5) V BE1 ; Base-emitter potential of transistor Q11 V BE2 ; Base-emitter potential of transistor Q12 R 11 ; Value of resistor R 11 , R 12 ; Value of resistor R 12 , R 13 ; Resistor R 13 , from formula (3), V BE1 = V Tlo {Iref/(1+V CE1 /V A )Is 1 } ...(6) V BE2 = V Tlo {Iouf/(1+V CE2 /V A )Is 2 } ...(7), I B = V CC −R 13 Iout/R 13 + R 14 ...(8) is obtained, and substituting equations (6), (7), and (8) into equation (5) Then, V Tlo = {Iref/(1+V CE1 /V A )Is 1 }+R 11 Iref=
V Tlo {Iout/(1+V CE2 /V A )Is 2 } R 12 Iout+R 13 /R 13 +R 14 (V CC +R 14 Iout) ...(9).

(9)式を用いて、電源が変化した場合の出力電流
Ioutを求めると、第4図に示す電流特性4Aのよ
うに、ほとんど変化がなく、出力電流の値を高精
度にすることが確認できた。また、出力電流特性
4Cは、従来のカレントミラー回路のものである
が、電源電圧が1.5〔V〕から6.0〔V〕に変ると、
10〔μA〕もの差が生じた。
Using equation (9), the output current when the power supply changes
When Iout was determined, as shown in the current characteristic of 4A shown in FIG. 4, there was almost no change, and it was confirmed that the output current value was highly accurate. Also, output current characteristic 4C is that of a conventional current mirror circuit, but when the power supply voltage changes from 1.5 [V] to 6.0 [V],
There was a difference of 10 [μA].

この発明は、上記実施例に限定されるものでは
なく、第2図のように、抵抗R14に対して直列に
ダイオードD1,D2を直列接続してしきい値を
設定し、この補償回路の動作開始電圧点を定めて
もよい。先の実施例では、抵抗R14が高抵抗にな
り、集積化した際には抵抗値精度を良好にするこ
とが困難になる場合が考えられる。また、電源電
圧VCCのいかなる値に対しても抵抗R14には常に
電流が流れるので、アーリー効果による電流変動
をキヤンセルしたとしても、出力電流Ioutは定電
流Irefより常に小さくなる。第2図の回路では、
ダイオードD1,D2の2個を用いるので、VCC
が1.5〔V〕以上のとき、電流IBが流れ、出力電流
Ioutは、常にVCC=1.5〔V〕時と同じ値に維持さ
れる。なお他の部分は、第1図の実施例と同じ構
成であるから、第1図と同じ符号を付して説明は
省略する。
The present invention is not limited to the above embodiment, but as shown in FIG. 2, diodes D1 and D2 are connected in series with the resistor R14 to set a threshold value, and the compensation circuit is An operation start voltage point may be determined. In the previous embodiment, the resistor R 14 has a high resistance, and when integrated, it may be difficult to improve the accuracy of the resistance value. Further, since a current always flows through the resistor R 14 for any value of the power supply voltage V CC , even if current fluctuations due to the Early effect are canceled, the output current Iout is always smaller than the constant current Iref. In the circuit shown in Figure 2,
Since two diodes D1 and D2 are used, V CC
When is 1.5 [V] or more, current I B flows and the output current
Iout is always maintained at the same value as when V CC =1.5 [V]. Since the other parts have the same configuration as the embodiment shown in FIG. 1, they are given the same reference numerals as in FIG. 1 and their explanation will be omitted.

次に、第2図の実施例について更に説明を加え
る。VCC=1.5〔V〕のとき、ダイオードD1と抵
抗R14の接続点の電位も約1.5〔V〕となるので、
ダイオードD1,D2はオフしており、電流IB
流れない。しかし、VCCが1.5〔V〕以上になると、
ダイオードD1,D2はオンし、電流IBが流れ
る。これによつて、増加しようとする出力電流
Ioutに対して、電流IBが流れるために、抵抗R13
での電圧降下が増え、トランジスタQ12のVBE
を小さくするので、結局、出力電流Ioutの増加が
抑えられることになる。つまり、この回路の場
合、出力電流Ioutは、VCCが1.5〔V〕以上になつ
てもVCC=1.5〔V〕時の値を維持される。
Next, the embodiment shown in FIG. 2 will be further explained. When V CC =1.5 [V], the potential at the connection point between diode D1 and resistor R14 is also approximately 1.5 [V], so
Diodes D1 and D2 are off, and current I B does not flow. However, when V CC becomes 1.5 [V] or more,
Diodes D1 and D2 are turned on and current I B flows. This increases the output current
For Iout, the current I B flows, so the resistance R 13
The voltage drop across transistor Q12 increases and V BE of transistor Q12 increases.
As a result, the increase in the output current Iout is suppressed. That is, in the case of this circuit, the output current Iout is maintained at the value when V CC =1.5 [V] even if V CC becomes 1.5 [V] or more.

今、ダイオードD1およびD2のオン電圧は等
しいのでこれをVDとおくと、 IB=VCC−2VD−R13Iout/R13+R14 ……(10) これを(8)式の替りに(5)式に代入すると、 VTlo{Iref/(1+VCE1/VA)Is1}+R11Iref=VT
lo
{Iout/(1+VCE2/VA)Is2} +R13Iout+R13/R13+R14(VCC+R14Iout−2VD
……(11) となる。
Now, since the on-voltages of diodes D1 and D2 are equal, let this be V D , I B = V CC -2V D -R 13 Iout/R 13 + R 14 ...(10) This can be substituted for equation (8). Substituting into equation (5), V Tlo {Iref/(1+V CE1 /V A )Is 1 }+R 11 Iref=V T
lo
{Iout/(1+V CE2 /V A )Is 2 } +R 13 Iout+R 13 /R 13 +R 14 (V CC +R 14 Iout−2V D )
...(11) becomes.

(9)式および(11)式から直接Ioutを求めることはで
きない。そこで、R11=R12=300〔Ω〕,R13=R14
=150〔Ω〕,Iref=100〔μA〕,Is1=Is2=4.2×10-1
6

〔A〕,VT=26〔mV〕,VA=20〔V〕,VCE=0.7
〔V〕,VD=0.75〔V〕と定数を定める。また、R14
は、Iout=100〔μA〕として(11)式から求めた129
〔KΩ〕、負荷12は接地電位側から電位の決まる
ダイオードを仮定しまた抵抗(R12およびR13
での電圧降下はVCE2に対して十分小さいと仮定し
てVCE2=VCC−0.7〔V〕を(9)式、(11)式に代入する。
Iout cannot be determined directly from equations (9) and (11). Therefore, R 11 = R 12 = 300 [Ω], R 13 = R 14
= 150 [Ω], Iref = 100 [μA], Is 1 = Is 2 = 4.2×10 -1
6

[A], V T =26 [mV], V A =20 [V], V CE =0.7
[V], V D = 0.75 [V] and constants are determined. Also, R14
is 129 obtained from equation (11) with Iout = 100 [μA]
[KΩ], load 12 is assumed to be a diode whose potential is determined from the ground potential side, and resistors (R 12 and R 13 )
Assuming that the voltage drop at is sufficiently small compared to V CE2 , substitute V CE2 =V CC -0.7 [V] into equations (9) and (11).

以上により、計算機による外挿法でIoutを求め
ると、第4図の出力電流特性4Bで示すように、
電源電圧の変動に影響されない安定した特性とな
る。
From the above, when Iout is determined by extrapolation using a computer, as shown in output current characteristic 4B in Figure 4,
It has stable characteristics that are not affected by fluctuations in power supply voltage.

上記のように、VCC=6〔V〕まで、第1の実
施例では、Iout97.5〔μA〕、第2の実施例では
Iout100〔μA〕という期待値通りの値が得られ
た。
As mentioned above, up to V CC =6 [V], Iout97.5 [μA] in the first embodiment, and Iout97.5 [μA] in the second embodiment.
The expected value of Iout100 [μA] was obtained.

さらに、上記の実施例の場合、周囲温度が変化
した場合、例えば低温時では、トランジスタのβ
(順方向電流増幅率)が低下し、出力電流Ioutは
小さくなるが、ダイオードのオン電圧は増加する
ので、IBも減り、Ioutを増やす方向へ作用するた
め、結局温度変化による変化が相殺される。高温
の場合は、低温時と逆にβは大きくなり、ダイオ
ードのオン電圧は小さくなるので、この場合も温
度化に対して出力電流は不感である。よつて温度
補償も同時に得られる。
Furthermore, in the case of the above embodiment, when the ambient temperature changes, for example at low temperatures, the transistor β
(forward current amplification factor) decreases and the output current Iout decreases, but as the diode on-voltage increases, I B also decreases and acts in the direction of increasing Iout, so the change due to temperature change is eventually canceled out. Ru. When the temperature is high, β increases and the on-state voltage of the diode decreases, contrary to when the temperature is low, so that the output current is also insensitive to temperature changes. Therefore, temperature compensation can also be obtained at the same time.

第3図は、更にこの発明の他の実施例であり、
ダイオードD1,D2に更にダイオードD3を直
列に接続した例である。この場合は、ダイオード
D1〜D3は、VCC=3.0〔V〕付近でオンするの
で、この回路の場合は、VCC=3.0〔V〕以上で出
力電流Ioutのアーリー効果による変動を抑えるこ
とができる。また、本発明では、しきい値の異な
る補償回路を並列に接続して、抵抗R12,R13
接続点と接地電位間に設けてもよい。
FIG. 3 shows yet another embodiment of the invention,
This is an example in which a diode D3 is further connected in series with the diodes D1 and D2. In this case, the diodes D1 to D3 turn on around V CC =3.0 [V], so in this circuit, it is possible to suppress fluctuations in the output current Iout due to the Early effect when V CC =3.0 [V] or higher. can. Further, in the present invention, compensation circuits having different threshold values may be connected in parallel and provided between the connection point of the resistors R 12 and R 13 and the ground potential.

上記の説明では、トランジスタQ11のコレク
タである電流入力ノードに供給される電流は定電
流源からのものとして説明したが、これは説明の
便宜のためであり、動作電流でもよいことはもち
ろんである。また、トランジスタは、NPNトラ
ンジスタを用いた回路でも同様な効果を得られ
る。
In the above explanation, the current supplied to the current input node, which is the collector of transistor Q11, was explained as being from a constant current source, but this is for convenience of explanation, and it goes without saying that it may be an operating current. . Furthermore, a similar effect can be obtained with a circuit using an NPN transistor.

〔発明の効果〕〔Effect of the invention〕

以上説明したようにこの発明は、簡単な構成に
よつて、カレントミラートランジスタのアーリー
効果が出力電流に与える影響を無くし、広範囲な
電源電圧に対して出力電流を安定に精度良くし得
るカレントミラー回路を提供できる。
As explained above, the present invention has a current mirror circuit that eliminates the influence of the Early effect of the current mirror transistor on the output current and makes the output current stable and accurate over a wide range of power supply voltages with a simple configuration. can be provided.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例を示す回路図、第
2図、第3図はそれぞれこの発明の他の実施例を
示す回路図、第4図は、この発明による回路と従
来の回路の出力電流特性を比較して示す特性図、
第5図は従来のカレントミラー回路を示す回路図
である。 Q11,Q12……トランジスタ、R11〜R14
……抵抗、D1,D2,D3……ダイオード。
FIG. 1 is a circuit diagram showing one embodiment of the present invention, FIGS. 2 and 3 are circuit diagrams showing other embodiments of the invention, and FIG. 4 is a circuit diagram showing a circuit according to the present invention and a conventional circuit. Characteristic diagram showing a comparison of output current characteristics,
FIG. 5 is a circuit diagram showing a conventional current mirror circuit. Q11, Q12...transistor, R11 to R14
...Resistor, D1, D2, D3...Diode.

Claims (1)

【特許請求の範囲】 1 第1、第2のトランジスタのベース及び前記
第1のトランジスタのコレクタが電流入力端に接
続され、前記第1のトランジスタのエミツタが第
1の抵抗を介して第1の定電圧源に、又前記第2
のトランジスタのコレクタが負荷を介して第2の
定電圧源に接続されて成るカレントミラー回路に
おいて、 前記第2のトランジスタのエミツタが前記第1
の定電圧源に第2、第3の抵抗を介して接続さ
れ、前記第2、第3の抵抗の接続点と前記第2の
定電圧源間に、前記第1の定電圧源が変動するこ
とによつて前記第2のトランジスタのコレクタエ
ミツタ電位が変化するのを抑えるための電流路を
形成して成ることを特徴とするカレントミラー回
路。 2 前記第2、第3の抵抗の接続点と前記第2の
定電圧源間に接続される前記電流路は、第4の抵
抗を直列接続したことを特徴とする特許請求の範
囲第1項記載のカレントミラー回路。 3 前記第2、第3の抵抗の接続点と前記第2の
定電圧源間に接続される前記電流路は、第4の抵
抗と複数のダイオードの直列回路であることを特
徴とする特許請求の範囲第1項記載のカレントミ
ラー回路。
[Claims] 1. The bases of the first and second transistors and the collector of the first transistor are connected to a current input terminal, and the emitter of the first transistor is connected to the first transistor through a first resistor. to the constant voltage source, and the second
In a current mirror circuit in which a collector of a transistor is connected to a second constant voltage source via a load, an emitter of the second transistor is connected to the first constant voltage source.
is connected to a constant voltage source via second and third resistors, and the first constant voltage source fluctuates between the connection point of the second and third resistors and the second constant voltage source. A current mirror circuit characterized in that it forms a current path for suppressing changes in the collector-emitter potential of the second transistor. 2. Claim 1, wherein the current path connected between the connection point of the second and third resistors and the second constant voltage source has a fourth resistor connected in series. The current mirror circuit described. 3. A claim characterized in that the current path connected between the connection point of the second and third resistors and the second constant voltage source is a series circuit of a fourth resistor and a plurality of diodes. The current mirror circuit according to item 1.
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