JPH0246241U - - Google Patents
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- Publication number
- JPH0246241U JPH0246241U JP12616688U JP12616688U JPH0246241U JP H0246241 U JPH0246241 U JP H0246241U JP 12616688 U JP12616688 U JP 12616688U JP 12616688 U JP12616688 U JP 12616688U JP H0246241 U JPH0246241 U JP H0246241U
- Authority
- JP
- Japan
- Prior art keywords
- address
- ram
- control section
- memory control
- save
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Description
第１図は本考案を実施したメモリ装置の例、第
２図ａ，ｂは本考案装置の動作を表わすフローチ
ヤートである。 １…ＲＡＭ、２…カウンタ、３１…読み出し用
ＦＩＦＯ、３２…書き込み用ＦＩＦＯ、４…メモ
リ制御部、４１…セレクタ、４２…書き込み制御
部、４３…読み出し制御部。
２図ａ，ｂは本考案装置の動作を表わすフローチ
ヤートである。 １…ＲＡＭ、２…カウンタ、３１…読み出し用
ＦＩＦＯ、３２…書き込み用ＦＩＦＯ、４…メモ
リ制御部、４１…セレクタ、４２…書き込み制御
部、４３…読み出し制御部。
Claims (1)
- タスク・スイツチングを頻繁に行うマルチタス
ク環境下におけるプロセツサに設置されるメモリ
装置であつて、ＲＡＭと、前記プロセツサ内部の
レジスタ内容退避の時は書き込み信号、前記ＲＡ
Ｍ内容転送の時は読み出し信号を前記ＲＡＭへ与
えてその開始アドレスを退避アドレスまたは転送
アドレスとして発生するメモリ制御部と、前記退
避アドレスまたは前記転送アドレスが初期値とし
て設定されて順次そのカウント値を前記ＲＡＭへ
アドレスとして与えるカウンタと、前記プロセツ
サと前記ＲＡＭとの間に介在して前記メモリ制御
部に制御され入出力両方向に対応する１組のＦＩ
ＦＯとを備えることを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12616688U JPH0246241U (ja) | 1988-09-27 | 1988-09-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12616688U JPH0246241U (ja) | 1988-09-27 | 1988-09-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246241U true JPH0246241U (ja) | 1990-03-29 |
Family
ID=31377435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12616688U Pending JPH0246241U (ja) | 1988-09-27 | 1988-09-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246241U (ja) |
-
1988
- 1988-09-27 JP JP12616688U patent/JPH0246241U/ja active Pending
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