JPH0245933Y2 - - Google Patents
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- JPH0245933Y2 JPH0245933Y2 JP10337684U JP10337684U JPH0245933Y2 JP H0245933 Y2 JPH0245933 Y2 JP H0245933Y2 JP 10337684 U JP10337684 U JP 10337684U JP 10337684 U JP10337684 U JP 10337684U JP H0245933 Y2 JPH0245933 Y2 JP H0245933Y2
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Description
【考案の詳細な説明】
技術分野
本考案は、スイツチ読取り回路、特にマトリツ
クス状に構成されたスイツチのオン、オフをチヤ
ツタリングを除いて読取るスイツチ読取り回路に
関するものである。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to a switch reading circuit, and particularly to a switch reading circuit that reads ON/OFF states of switches arranged in a matrix, excluding chattering.
背景技術
従来、この種の装置としては第１図に示すよう
に、複数個のスイツチ１がマトリツクス状に配列
されたスイツチ・マトリツクス２をスキヤンする
マトリツクス・スキヤン回路３と、スキヤンした
結果より、チヤツタリングを除去し、どのスイツ
チがオンしているかを示すチヤツタリング除去回
路４とからなるものがある。BACKGROUND ART Conventionally, as shown in FIG. 1, this type of device includes a matrix scan circuit 3 that scans a switch matrix 2 in which a plurality of switches 1 are arranged in a matrix, and a matrix scan circuit 3 that scans a switch matrix 2 in which a plurality of switches 1 are arranged in a matrix. There is a device which consists of a chattering removal circuit 4 which removes the signal and indicates which switch is on.
このような従来のスイツチ読取り回路において
は、出力ポートOP1，OP2……OPoを順次数Ｖの
“Ｈ”レベルにしてゆき、入力ポートIP1，IP2…
…IPoの“Ｈ”レベルを読取りどのスイツチがオ
ンしてるかを判断し、そのデータをチヤツタリン
グ除去回路に４に送る。チヤツタリング除去回路
４では、マトリツクス・スキヤン回路３からのデ
ータが所定時間、通常は数ミリ秒から数十ミリ秒
間続くことを確認することでチヤツタリングを除
去し、スイツチ・マトリツクス２のスイツチのオ
ン状態を出力する。 In such a conventional switch reading circuit, output ports OP 1 , OP 2 .
...Read the "H" level of IP o , determine which switch is on, and send the data to 4 to the chattering removal circuit. The chattering removal circuit 4 removes the chatter by confirming that the data from the matrix scan circuit 3 continues for a predetermined period of time, usually several milliseconds to several tens of milliseconds, and then changes the on state of the switch of the switch matrix 2. Output.
このような従来のスイツチ読取り回路では、常
時スイツチ・マトリツクス２をスキヤンしなけれ
ばならず、スキヤン信号は計算機の回路構成によ
り０〜数Ｖの矩形波であるため、スイツチ読取り
回路の付近に例えばチユーナ回路等の弱電のアナ
ログ回路があると誘導により誤動作、Ｓ／Ｎの悪
化を生じるという欠点があつた。 In such a conventional switch reading circuit, the switch matrix 2 must be constantly scanned, and the scan signal is a rectangular wave of 0 to several volts depending on the circuit configuration of the computer. If there is a weak current analog circuit such as a circuit, there is a drawback that induction causes malfunction and deterioration of the S/N ratio.
考案の概要
本考案の目的は、スキヤン信号の他の回路への
影響を軽減したスイツチ読取り回路を提供するこ
とにある。Summary of the invention An object of the invention is to provide a switch reading circuit that reduces the influence of scan signals on other circuits.
上記の目的を達成する為に本考案によるスイツ
チ読取り回路においては、スイツチ・マトリツク
スの少なくても１個が動作していることを検知す
る回路を設け、スイツチ・マトリツクスの少なく
とも１個の動作を検出したときのみ短時間だけス
イツチ・マトリツクスの状態を順次チエツクする
が如くなされている。 In order to achieve the above object, the switch reading circuit according to the present invention includes a circuit for detecting the operation of at least one of the switch matrices, and detects the operation of at least one of the switch matrices. The state of the switch matrix is sequentially checked for a short period of time only when the switch is switched on.
実施例
第２図は、本考案の一実施例を示すブロツク図
である。このスイツチ読取り回路は、ｎ行×ｎ列
に配列された複数個のスイツチ１よりなるスイツ
チ・マトリツクス２のスイツチのオン・オフを読
取るものとする。スイツチ１の一端５は、マトリ
ツクスの対応するＸライン６にそれぞれ接続さ
れ、スイツチ１の他端７はマトリツクスの対応す
るＹライン８にそれぞれ接続されている。Embodiment FIG. 2 is a block diagram showing an embodiment of the present invention. It is assumed that this switch reading circuit reads the on/off status of the switches in a switch matrix 2 consisting of a plurality of switches 1 arranged in n rows and n columns. One end 5 of the switch 1 is connected to a corresponding X line 6 of the matrix, and the other end 7 of the switch 1 is connected to a corresponding Y line 8 of the matrix.
スイツチ読取り回路は、マトリツクス・スキヤ
ン回路９を備えており、このスキヤン回路のスキ
ヤン信号出力ポートOP1，OP2……OPoは、それ
ぞれダイオード１０を経てスイツチ・マトリツク
ス２の対応するＹライン８にそれぞれ接続されて
いる。一方、スキヤン回路９の入力端子IP1，IP2
……IPoは、スイツチ・マトリツクス２の対応す
るＸライン６にそれぞれ接続され、Ｘライン６は
抵抗１１を経てそれぞれ接地されている。マトリ
ツクス・スキヤン回路９の出力ポートOP1，OP2
……OPoは、スキヤン動作時は第一レベルである
接地電位に近い所定のしきい値電圧以下の電圧で
ある“Ｌ”レベルを出力し、スキヤン動作時以外
は第２レベルである数Ｖ程度の所定のしきい値電
圧以上の電圧である“Ｈ”レベルを出力するよう
に構成されている。なお、本実施例では、スイツ
チ・マトリツクスにおいてスイツチのオンとはス
イツチが閉じる状態を意味するものとする。 The switch reading circuit includes a matrix scan circuit 9, and the scan signal output ports OP 1 , OP 2 . each connected. On the other hand, the input terminals IP 1 and IP 2 of the scan circuit 9
. . . IP o are respectively connected to the corresponding X lines 6 of the switch matrix 2, and the X lines 6 are respectively grounded via resistors 11. Output ports OP 1 , OP 2 of matrix scan circuit 9
... OP o outputs the first level, which is a voltage below a predetermined threshold voltage close to the ground potential, during scan operation, and outputs a few V, which is the second level, except during scan operation. It is configured to output an "H" level voltage that is higher than a predetermined threshold voltage. In this embodiment, in the switch matrix, turning on a switch means that the switch is closed.
マトリツクス・スキヤン回路９の入力ポート
IP1，IP2……IPoは、それぞれスイツチオン検出
回路１２およびスイツチオフ検出回路１３に接続
されている。スイツチオン検出回路１２は、スイ
ツチ・マトリツクス２の少なくとも１個のスイツ
チがオンしていることを検出するためのものであ
り、マトリツクス・スキヤン回路９の入力ポート
IP1，IP2……IPoの入力レベルのORをとり“Ｈ”
レベルを出力するように構成されている。スイツ
チオフ検出回路１３は、スイツチ・マトリツクス
２の全てのスイツチがオフしていることを検出す
るためのものであり、マトリツクス・スキヤン回
路９の入力ポートIP1，IP2……IPoの入力レベル
のORをとり、その結果を反転し、全てのスイツ
チがオフのときに“Ｈ”レベルを出力するように
構成されている。 Input port of matrix scan circuit 9
IP 1 , IP 2 . . . IP o are connected to a switch-on detection circuit 12 and a switch-off detection circuit 13, respectively. The switch-on detection circuit 12 is for detecting that at least one switch of the switch matrix 2 is on, and is connected to the input port of the matrix scan circuit 9.
IP 1 , IP 2 ...OR the input level of IP o and get "H"
Configured to output levels. The switch-off detection circuit 13 is for detecting that all the switches in the switch matrix 2 are off, and it detects the input level of the input ports IP 1 , IP 2 . . . IP o of the matrix scan circuit 9. It is configured to take an OR, invert the result, and output an "H" level when all switches are off.
マトリツクス・スキヤン回路９は、所定時間同
じ入力が続くとその入力が出力されるチヤツタリ
ング除去回路１４に接続され、スイツチオフ検出
回路１３も同様の機能を有するチヤツタリング除
去回路１５に接続されている。マトリツクス・ス
キヤン回路９、スイツチオン検出回路１２、スイ
ツチオフ検出回路１３、チヤツタリング除去回路
１４，１５は、それぞれコントローラ１６に接続
されている。 The matrix scan circuit 9 is connected to a chatter removal circuit 14 which outputs its input when the same input continues for a predetermined period of time, and the switch-off detection circuit 13 is also connected to a chatter removal circuit 15 having a similar function. The matrix scan circuit 9, the switch-on detection circuit 12, the switch-off detection circuit 13, and the chattering removal circuits 14 and 15 are each connected to a controller 16.
次に、本実施例の動作を説明する。スイツチ・
マトリツクス２の少なくとも１個のスイツチがオ
ンしていると、マトリツクス・スキヤン回路９の
出力ポートの“Ｈ”レベルの信号は、ダイオード
１０、Ｙライン８、オンしているスイツチ１およ
びＸライン６を経てスイツチオン検出回路１２に
入力され、その結果スイツチオン検出回路１２の
出力は“Ｈ”レベルとなり、この“Ｈ”レベルの
信号がコントローラ１６に送られる。コントロー
ラ１６は、この“Ｈ”レベルの信号を受けるとス
キヤン回路９を動作させて、出力ポートOP1，
OP2……OPoに順次“Ｈ”レベルのパルス信号を
発生させる。この“Ｈ”レベルの信号は、ダイオ
ード１０を経てスイツチ・マトリツクス２のＹラ
イン８に順次供給される。この“Ｈ”レベルの信
号は、オンしているスイツチ１およびそれに対応
するＸライン６を経てマトリツクス・スキヤン回
路の対応する入力ポートに入力される。マトリツ
クス・スキヤン回路９は、スイツチ・マトリツク
スのどのスイツチがオンしているか示す信号をチ
ヤツタリング除去回路１４に送る。 Next, the operation of this embodiment will be explained. Switch
When at least one switch in matrix 2 is on, the "H" level signal at the output port of matrix scan circuit 9 passes through diode 10, Y line 8, switch 1 and X line 6 which are on. The signal is then input to the switch-on detection circuit 12, and as a result, the output of the switch-on detection circuit 12 becomes "H" level, and this "H" level signal is sent to the controller 16. When the controller 16 receives this "H" level signal, it operates the scan circuit 9 and outputs the output ports OP1 ,
OP2 ...Sequentially generates "H" level pulse signals at OPo . This "H" level signal is sequentially supplied to the Y line 8 of the switch matrix 2 via the diode 10. This "H" level signal is input to the corresponding input port of the matrix scan circuit via the switch 1 which is turned on and the corresponding X line 6. Matrix scan circuit 9 sends a signal indicating which switch in the switch matrix is on to chatter removal circuit 14.
チヤツタリング除去回路１４は、マトリツク
ス・スキヤン回路９からの入力が所定時間続くと
スイツチは最終的にオンされたと判断し、このス
イツチがオンされたかをコントローラ１６に知ら
せる。マトリツクス・スキヤン回路９からの入力
が所定時間続かない場合には、チヤツタリングが
生じていると判断して、チヤツタリングを除去す
る。コントローラ１６は、チヤツタリング除去回
路１４からどのスイツチがオンされているかを示
す情報を受けるとマトリツクス・スキヤン回路９
のスキヤン動作を停止させて出力ポートOP1〜
OPoを全て“Ｈ”レベルにする。 When the input from the matrix scan circuit 9 continues for a predetermined period of time, the chattering removal circuit 14 determines that the switch has finally been turned on, and notifies the controller 16 whether the switch has been turned on. If the input from the matrix scan circuit 9 does not continue for a predetermined period of time, it is determined that chattering is occurring, and the chattering is removed. When the controller 16 receives information indicating which switch is turned on from the chattering removal circuit 14, the controller 16 operates the matrix scan circuit 9.
Stop the scanning operation of output port OP 1 ~
Set all OP o to “H” level.
スイツチ・マトリツクス２の全てのスイツチが
オフされると、スイツチオフ検出回路１３の入力
は全て“Ｌ”レベルとなり、したがつてスイツチ
オフ検出回路１３の出力は“Ｈ”レベルとなる。
この“Ｈ”レベルの信号は、チヤツタリング除去
回路１５に送られ、この信号が所定時間続くと全
スイツチが最終的にオフされたと判断し、コント
ローラ１６に知らせる。所定時間続かない場合に
は、チヤツタリングが生じていると判断して、チ
ヤツタリングを除去する。コントローラ１６は、
全てのスイツチがオフされたことを示す情報を受
けると、マトリツクス・スキヤン回路９のスキヤ
ン動作を停止させる。 When all the switches in the switch matrix 2 are turned off, all the inputs of the switch-off detection circuit 13 become "L" level, and therefore the output of the switch-off detection circuit 13 becomes "H" level.
This "H" level signal is sent to the chattering removal circuit 15, and when this signal continues for a predetermined period of time, it is determined that all the switches have finally been turned off, and the controller 16 is notified. If it does not continue for a predetermined period of time, it is determined that chattering is occurring, and the chattering is removed. The controller 16 is
When receiving information indicating that all switches have been turned off, the scanning operation of the matrix scan circuit 9 is stopped.
以上の実施例から明らかなように、マトリツク
ス・スキヤン回路９が動作する、すなわち出力ポ
ートOP1，OP2……OPoに“Ｌ”レベルのパルス
が出力されるのはスイツチ・マトリツクス２のス
イツチがオンしてチヤツタリングをみる所定の時
間であり、スイツチがオフのとき、スイツチのオ
ンが続くとき、スイツチがオフされるときは出力
ポートOP1，OP2……OPoは“Ｈ”レベルに固定
されている。 As is clear from the above embodiment, the matrix scan circuit 9 operates, that is, the "L" level pulse is output to the output ports OP 1 , OP 2 . . . This is the predetermined time when the switch is turned on and chattering is observed, and when the switch is off, when the switch continues to be on, and when the switch is turned off, the output ports OP 1 , OP 2 ... OP o goes to "H" level. Fixed.
以上、本考案の一実施例について説明したが、
当業者であれば本考案の範囲内で種々の変形、変
更が可能なことは勿論である。例えば、スイツ
チ・マトリツクスのスイツチが閉じる場合をオン
として取扱つたが、スイツチが開く場合をオンと
する場合にも同様の考えで構成することができ
る。また、上記実施例では、マトリツクス・スキ
ヤン回路の出力ポートからスキヤン用の電流が流
れ出る場合について説明したが、流れ込むように
回路を構成することも可能である。 One embodiment of the present invention has been described above, but
Of course, those skilled in the art will be able to make various modifications and changes within the scope of the present invention. For example, although the case in which the switch of the switch matrix is closed is treated as on, the same concept can be applied to the case where the case in which the switch in the switch matrix is opened is considered to be on. Further, in the above embodiment, a case has been described in which the scan current flows out from the output port of the matrix scan circuit, but it is also possible to configure the circuit so that the current flows into the matrix scan circuit.
効 果
本考案スイツチ読取り回路によれば、マトリツ
クス・スキヤン回路がスキヤン動作を行うのは、
スイツチ・マトリツクスのスイツチがオンしてチ
ヤツタリングをみる所定の時間だけであり、か
つ、スキヤンは出力ポートに“Ｌ”レベルのスキ
ヤン信号を発生することにより行い、スキヤン時
以外は出力ポートを“Ｈ”レベルに固定している
ので、スイツチ読取り回路の近傍にある回路への
誘導による影響をかなり軽減することができる。Effects According to the switch reading circuit of the present invention, the scan operation of the matrix scan circuit is as follows.
The switch of the switch matrix is turned on only for a predetermined period of time to observe chatter, and scanning is performed by generating a "L" level scan signal to the output port, and the output port is set to "H" except during scanning. Since the level is fixed, the influence of induction on circuits in the vicinity of the switch reading circuit can be considerably reduced.
第１図は、従来のスイツチ読取り回路のブロツ
ク図、第２図は本考案の一実施例のブロツク図で
ある。
主要部分の符号の説明、１……スイツチ、２…
…スイツチ・マトリツクス、９……マトリツク
ス・スキヤン回路、１０……ダイオード、１１…
…抵抗、１２……スイツチオン検出回路、１３…
…スイツチオフ検出回路、１４，１５……チヤツ
タリング除去回路、１６……コントローラ。
FIG. 1 is a block diagram of a conventional switch reading circuit, and FIG. 2 is a block diagram of an embodiment of the present invention. Explanation of the symbols of the main parts, 1... switch, 2...
...Switch matrix, 9...Matrix scan circuit, 10...Diode, 11...
...Resistor, 12...Switch-on detection circuit, 13...
...Switch-off detection circuit, 14, 15...Chattering removal circuit, 16...Controller.
Claims (1)
スイツチ・マトリツクスのスイツチのオン状態を
読取るスイツチ読取り回路であつて、スキヤン時
に第１レベルのスキヤン信号を前記スイツチ・マ
トリツクスに順次出力し、非スキヤン時には第２
レベルの信号を前記スイツチ・マトリツクスに常
時出力する出力ポートと、これら出力ポートから
前記スイツチ・マトリツクスのオン状態のスイツ
チを経た信号を受信する複数の入力ポートとを有
するマトリツクス・スキヤン回路と、前記複数の
入力ポートの信号レベルを判断して前記スイツ
チ・マトリツクスの少なくとも１個のスイツチの
オン状態を検出するスイツチオン検出回路と、前
記複数の入力ポートの信号レベルを判断して前記
スイツチ・マトリツクスの全てのスイツチのオフ
状態を検出するスイツチオフ検出回路と、前記マ
トリツクス・スキヤン回路の出力の持続時間を判
断してチヤツタリングを除去するチヤツタリング
除去回路と、前記スイツチオン検出回路、前記ス
イツチオフ検出回路および前記チヤツタリング除
去回路からの入力信号に基づいて、前記チヤツタ
リング除去回路においてチヤツタリングを除去す
るに要する時間の間のみ前記マトリツクス・スキ
ヤン回路がスキヤン動作するように制御する制御
回路とを備えることを特徴とするスイツチ読取り
回路。 This is a switch reading circuit that reads the on state of the switches of a switch matrix in which a plurality of switches are arranged in a matrix, and it sequentially outputs a first level scan signal to the switch matrix during scanning, and outputs a second level scan signal during non-scanning.
a matrix scan circuit having an output port that constantly outputs a level signal to the switch matrix, and a plurality of input ports that receive signals from the output ports that have passed through the on-state switches of the switch matrix; a switch-on detection circuit that detects the on state of at least one switch of the switch matrix by determining the signal level of the input port of the switch matrix; a switch-off detection circuit that detects the off state of a switch; a chatter removal circuit that removes chatter by determining the duration of the output of the matrix scan circuit; the switch-on detection circuit, the switch-off detection circuit, and the chatter removal circuit; and a control circuit for controlling the matrix scan circuit to perform a scan operation only during the time required for the chatter removal circuit to remove chatter based on the input signal of the switch read circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337684U JPS6118526U (en) | 1984-07-09 | 1984-07-09 | switch reading circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337684U JPS6118526U (en) | 1984-07-09 | 1984-07-09 | switch reading circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6118526U JPS6118526U (en) | 1986-02-03 |
| JPH0245933Y2 true JPH0245933Y2 (en) | 1990-12-05 |
Family
ID=30662773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10337684U Granted JPS6118526U (en) | 1984-07-09 | 1984-07-09 | switch reading circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6118526U (en) |
-
1984
- 1984-07-09 JP JP10337684U patent/JPS6118526U/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6118526U (en) | 1986-02-03 |
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