JPH0244860A

JPH0244860A - 画像データ伝送システム

Info

Publication number: JPH0244860A
Application number: JP63194463A
Authority: JP
Inventors: Hiroyasu Ito; 裕康伊藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-08-05
Filing date: 1988-08-05
Publication date: 1990-02-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕予測符号化方式により画像データのビット・レートを削
減して伝送し、再生する画像データ伝送システムに関し
、簡素な構成により、ビット・レートを大幅に低減するこ
とを目的とし、送信側および受信側に、それぞれ、直前の１フレーム分
の画像データを記憶するフレームメモリを設け、送信側
において入力した各画素のデータと、該送信側のフレー
ムメモリに記憶された対応する画素のデータとの差分を
求める差分演算手段と、前記差分と前記送信側のフレー
ムメモリの出力との和を演算して該フレームメモリの対
応するアドレスに書き込む送信側差分データ加算手段と
、前記差分を一旦保持するバッファメモリと、前記１フ
レームの領域を所定の複数のサブブロックに分割し、該
サブブロックの各々について、前記バッファメモリに保
持された各画素の差分をもとに、該サブブロックの画像
の前フレームに対する変動の程度が有意であるか否かを
、所定のしきい値を基準にして判定し、該変動の程度が
有意であるサブブロックのアドレスを出力する画像変動
サブブロック判定手段と、前記バッファメモリに保持さ
れた各画素の差分のうち、前記変動の程度が有意である
サブブロックの差分のみを送信するサブブロック・デー
タ送信手段と、受信側において、前記サブブロック・デ
ータ送信手段から送信された前記差分と前記受信側のフ
レームメモリに記憶された対応する画素のデータとの和
を求め、該フレームメモリの前記画像変動サブブロック
判定手段から出力されたサブブロックのアドレスに対応
させた形で書き込む受信側差分データ加算手段とを有し
、該フレームメモリの出力と前記受信側差分データ加算
手段との和を、画像データ出力とするように構成する。

〔産業上の利用分野〕

本発明は、予測符号化方式により画像データのビット・
レートを削減して伝送し、再生する画像データ伝送シス
テムに関する。

画像データ信号の伝送の際に、ビット・レートを削減す
る技術として、予測符号化方式がよく知られている。

予測符号化方式は、既に入力された画像データから次に
入力されるデータの予測値を求め、入力されたデータと
該予測値との差分を送信データとして珀いることにより
、伝送ピット・レートを削減するものである。したがっ
て、上記の予測が良い程、差分値は小さくなり、ビット
・レート削減の効果が大となる。

予測符号化方式としては、主に、同一フレーム内での画
像データの相関性に着目して同一フレーム内の既に入力
された画像データをもとに予測値を求めるフレーム内符
号化方式と、前フレームの同一画素のデータとの相関性
に着目して前フレームの同一画素のデータを予測値とす
るフレーム間符号化方式とがある。

後者は、動きのごく小さい画像のデータのビット・レー
ト削減には極めて有効であるが、画像の動きの大きいと
きには誤差が大きくなり、前者のフレーム内符号化方式
の方が、ビット・レート削減のために、より有効となる
。

そのため、従来、画像の動きの度合いに応じて、上記の
フレーム内符号化方式とフレーム間符号化方式とを適応
的に切り換える方式も提案されている。しかしながら、
このような従来の予測符号化方式による画像データ伝送
システムにおいては、構成が複雑化するわりにはビット
・レート低減の効果が大きくない。

特に、近年、テレビ会議等のために遠隔地間で電話回線
等を介して画像データを伝送することが行なわれている
が、通信コストを低下させるためにも、さらに、ビット
・レート低減させる技術が要望されている。

〔従来の技術、および発明が解決しようとする課題〕

従来、画像の動きの度合いに応じて、ビット・レート低
減の効果のより大きい方を選択するように、フレーム内
符号化方式とフレーム間符号化方式とを適応的に切り換
える方式が提案されている。

しかしながら、このような方式による画像データ伝送シ
ステムにおいては、送信側および受信側の両方に、フレ
ーム内符号化方式による予測のための構成と、フレーム
間符号化方式による予測のための構成とを設け、そして
、これらの２つの構成の何れかを選択するように切り換
えるためのスイッチの構成をも必要とする。さらに、画
像の動きの度合いを検出して、上記のフレーム内符号化
方式とフレーム間符号化方式とを適応的に切り換えるよ
うに制御する構成も必要である。

このように、従来の、予測符号化方式を適応的に切り換
える画像データ伝送システムにおいては、ビット・レー
トの低減の程度は、原理的に、それぞれ、フレーム内符
号化方式、あるいは、フレーム間符号化方式単独による
場合を超えるものではないにもかかわらず、構成が複雑
であるという問題があった。

本発明は上記の問題点に鑑み、なされたもので、簡素な
構成により、ビット・レートを大幅に低減する画像デー
タ伝送システムを提供することを目的とするものである
。

〔課題を解決するための手段〕

第１図は本発明の基本構成図である。本図において、１は差分演算手段、２は送信側フレームメモリ、３は送
信側差分データ加算手段、４はバッファメモリ、５は画
像変動サブブロック判定手段、６はサブブロック・デー
タ送信手段、７は受信側差分データ加算手段、そして、
８は受信側フレームメモリである。

フレームメモリ２および８は、それぞれ、送信側および
受信側において、それぞれ、直前の１フレーム分の画像
データを記憶する。

差分演算手段１は、送信側において入力された各画素の
データと、送信側のフレームメモリ２に記憶された対応
する画素のデータとの差分を求める。

送信側差分データ加算手段３は、上記差分と前記送信側
のフレームメモリ２の対応する画素の出力との和を演算
して該フレームメモリ２の該対応する画素に書き込む。

バッファメモリ４は、前記差分を一旦保持する。

画像変動サブブロック判定手段５は、前記１フレームの
領域を所定の複数のサブプロ・ンクに分割し、該サブブ
ロックの各々について、前記バッファメモリ４に記憶さ
れた各画素の差分をもとに、該サブブロックの画像の前
フレームに対する変動の程度が有意であるか否かを、所
定のしきい値を基準にして判定し、該変動の程度が有意
であるサブブロックのアドレスを出力する。

サブブロック・データ送信手段６は、前記バッファメモ
リ４に記憶された各画素の差分のうち、前記変動の程度
が有意であるサブブロックの差分のみを送信する。

受信側差分データ加算手段７は、受信側において、前記
サブブロック・データ送出手段６から送信された前記差
分と前記受信側のフレームメモリ８に記憶された対応す
る画素のデータとの和を求め、該フレームメモリ８の前
記画像変動サブブロック判定手段５から出力されたアド
レスに対応させた形で書き込む。

上記フレームメモリ８の出力と前記受信側差分データ加
算手段７との和を、画像データ出力とする。

〔作　用〕

人力された各画素のデータは、差分演算手段１において
、送信側フレームメモリ２に記憶された直前のフレーム
の対応する画素のデータとの差分が求められる。

該差分は、差分データ加算手段３において、上記の送信
側フレームメモリ２に記憶された直前のフレームの対応
する画素のデータとの和が演算され、該送信側フレーム
メモリ２の該対応する画素のアドレスに書き込まれる。

上記差分は、また、バッファメモリ４に一旦保持される
。

画像変動サブブロック判定手段５は、上記バッファメモ
リ４に保持された前記差分を用いて、前記ｌフレームの
領域を所定の複数のサブブロックに分割し、該サブブロ
ックの各々について、前記バッファメモリ４に記憶され
た各画素の差分をもとに、該サブブロックの画像の前フ
レームに対する変動の程度が有意であるか否かを、所定
のしきい値を基準にして判定し、該変動の程度が有意で
あるサブブロックのアドレスを出力する。該アドレスは
、サブブロック・データ送出手段６に印加されると共に
、受信側フレームメモリ８にも送信される。

サブブロック・データ送出手段６は、上記アドレスを受
けて、前記バッファ・メモリ４に記憶された各画素の差
分のうち、前記変動の程度が有意であるサブブロックの
差分のみを送信する。

受信側においては、上記の送信された差分と、受信側フ
レームメモリ８の前記送信されたアドレスで指定される
サブブロックに記憶されたデータとの和が求められ、該
受信側フレームメモリ８の対応するアドレスに書き込ま
れる。

〔実施例〕

第２Ａ図および第２Ｂ図は、それぞれ、本発明の画像デ
ータ伝送システムの実施例の送信側および受信側の構成
を示すものである。

第２Ａ図および第２Ｂ図において、１０は減算器、１１
は量子化回路、２０は送信側フレームメモリ、３０は加
算器、３２はフレームメモリ制御回路、４０はバッファ
メモリ、　　５０はアクティビティ・メジャー演算回路
、５１はリフレッシュ制御回路、６０はサブブロック送
信制御回路、１０１はクロック抽出回路、１０２は可変
長符号化回路、１０３は多重化回路、１０４は伝送路、
１０５は分離化回路、１０６は複合化回路、８０は加算
器、９０は受信側フレームメモリである。

減算器ｌＯは、走査線方向に順に入力される各画素のデ
ータと、フレームメモリ２０に記憶されている該画素に
対応するデータとの差分を演算する。量子化回路１１は
、該減算器１０の出力を量子化する。該量子化回路１１
の出力は、バッファメモリ４０に一旦保持されると共に
、加算器３０において、フレームメモリ２０に記憶され
ている上記の画素に対応するデータとの和が演算され、
この和が該フレームメモリ２０の該画素のアドレスに記
憶される。

ここで、上記のフレームの各画素は、例えば、４画素×
４画素、あるいは、８画素×８画素というような複数の
サブブロックに分割され、アクティビティ・メジャー演
算回路５０に右いては、上記バッファメモリ４０に一旦
保持された、各サブブロックの画素の、量子化された差
分について、以下に示す式で定義されるコントラスト・
アクティビティ・メジャーＣＡＭを演算する。

ここで、ｄｋ（１，Ｊ）＝Ｌ＋＋　（１，Ｊ）　　　Ｉ
ｋ（Ｌｊ）ＳＮはサブブロックの一辺の画素数である。

次に、アクティビティ・メジャー演算回路５０において
は、上記のコントラスト・アクティビティ・メジャーＣ
ＡＭを、所定のしきい値、アクティビティ・メジャー・
スレッシユホルドＴＨと比較する。そして、該コントラ
スト・アクティビティ・メジャーＣＡＭが、アクティビ
ティ・メジャー・スレッシニホルドＴＨ以上であるとき
には、そのサブブロックはコントラスト・アクティビテ
ィが有意であると判定する。

リフレッシュ制御回路５１は、上記のコントラスト・ア
クティビティが有意であると判定されたサブブロックの
アドレスをサブブロック送信制御回路６０に印加すると
ともに、受信側にも送信するために、多重化回路１０３
にも入力する。

サブブロック送信制御回路６０は、バッファメモリ４０
に保持されている量子化された差分データのうち、上記
のアドレスのサブブロックに属する画素の差分データの
みを読み出して可変長回路１０２に入力する。可変長回
路１０２は、上記の差分データを入力して、該入力デー
タの値のうち出現頻度の高いもの程、短い符号を割り当
てるようにして全体のビット数を少なくするような符号
に変換して出力を多重化回路１０３に印加する。

他方、前記の、本画像データ伝送システムに対する入力
データからは、クロック抽出回路１０１において入力デ
ータのタイミングが抽出されてクロック信号として前記
多重化回路１０３に印加される。このクロック信号は当
該画像データ伝送システム全体の同期をとるために用い
られる。

多重化回路１０３においては、前記の可変長符号化され
た有意のサブブロックのデータ、および該サブブロック
のアドレスが、上記のクロック信号と共に多重化されて
伝送路１０４上に出力される。

分離化回路１０５においては、上記の可変長符号化され
た有意のサブブロックのデータ、前記サブブロックのア
ドレス、および上記のクロック信号が分離される。

該可変長符号化された有意のサブブロックのデータは、
復号化回路１０６において、復号化される。そして、復
号化された有意のサブブロックの各画素のデータは、加
算器８０に右いて、フレームメモリ９０に記憶されてい
る対応する画素のデータに加算され、この値は、該フレ
ームメモリ９０の該画素のアドレスに書き込まれる。

このとき、該サブブロックの前記アドレスが、多重化回
路１０５からフレームメモリ制御回路３２に印加され、
該フレームメモリ制御回路３２は、フレームメモリ９０
における上記のデータの書き換えが、前記サブブロック
のアドレスにおいてのみ行な゛われるように制御する。

該フレームメモリ９０の出力と加算器８０の出力との和
が、受信側における画像データ出力となる。

このように、本発明による画像データ伝送システムにお
いては、画像のフレームを複数のサブブロックに分割し
、直前のフレームの対応する画像に対して有意の変化が
検出されたサブブロックについてのみ、該直前のフレー
ムの対応する画像に対する差分を符号化して伝送する。

すなわち、画面内で動きの少ない部分のデータは送信せ
ず、有意の動きのある部分のみについてデータを送信す
る。

したがって、本発明の画像データ伝送システムにおいて
は、データのビット・レートを大幅に改善することがで
きる。

更に、前述の従来の画像データ伝送システムにおけるよ
うに、送信側および受信側の両方に、フレーム内符号化
方式による予測のための構成と、フレーム間符号化方式
による予測のための構成と、これらの２つの構成の何れ
かを選択するように切り換えるだめのスイッチの構成、
さらに、画像の動きの度合いを検出して、上記のフレー
ム内符号化方式とフレーム間符号化方式とを適応的に切
り換えるように制御する構成等からなる複雑な構成が不
要となって、構成が簡素化される。

上述のような画像データ伝送システムは、特に、テレビ
会議やテレビ電話等のように、殆ど動きのない背景画像
の中に、動きのある人物画像が登場するような画像を、
電話回線等を介して長距離伝送する場合等に有用である
。

〔発明の効果〕

本発明の画像データ伝送システムによれば、簡素な構成
により、ビット・レートを大幅に低減することができる
。

【図面の簡単な説明】

第１図は本発明の基本構成図、そして第２Ａ図および第２Ｂ図は、それぞれ、本発明の画像デ
ータ伝送システムの実施例の送信側および受信側の構成
を示す図である。〔符号の説明〕１・・・差分演算手段、２・・・送信側フレームメモリ、３・・・送信側差分データ加算手段、４・・・バッファメモリ、５・・・画像変動サブブロック判定手段、６・・・サブ
ブロック・データ送出手段、７・・・受信側差分データ
加算手段、８・・・受信側フレームメモリ、１０・・・差分器、　　　　１１・・・量子化回路、２
０・・・送信側フレームメモリ、３０・・・加算器、３２・・・フレームメモリ制御回路、４０・・・バッファメモリ、５０・・・アクティビティ・メジャー演算回路、５１・
・・リフレッシニ制御回路、６０・・・サブブロック送信制御回路、８０・・・加算
器、９０・・・受信側フレームメモリ、１０１・・・クロック抽出回路、１０２・・・可変長符号化回路、１０３・・・多重化回路、１０４・・・伝送路、１０５
・・・分離化回路、１０６・・・復号化回路。

Claims

【特許請求の範囲】１、送信側および受信側に、それぞれ、直前の１フレー
ム分の画像データを記憶するフレームメモリ（２、８）
を設け、送信側において入力した各画素のデータと、該送信側の
フレームメモリ（２）に記憶された対応する画素のデー
タとの差分を求める差分演算手段（１）と、前記差分と前記送信側のフレームメモリ（２）の出力と
の和を演算して該フレームメモリ（２）の対応するアド
レスに書き込む送信側差分データ加算手段（３）と、前記差分を一旦保持するバッファメモリ（４）と、前記１フレームの領域を所定の複数のサブブロックに分
割し、該サブブロックの各々について、前記バッファメ
モリ（４）に保持された各画素の差分をもとに、該サブ
ブロックの画像の前フレームに対する変動の程度が有意
であるか否かを、所定のしきい値を基準にして判定し、
該変動の程度が有意であるサブブロックのアドレスを出
力する画像変動サブブロック判定手段（５）と、前記バッファメモリ（４）に保持された各画素の差分の
うち、前記変動の程度が有意であるサブブロックの差分
のみを送信するサブブロック・データ送信手段（６）と
、受信側において、前記サブブロック・データ送信手段（
６）から送信された前記差分と前記受信側のフレームメ
モリ（８）に記憶された対応する画素のデータとの和を
求め、該フレームメモリ（８）の前記画像変動サブブロ
ック判定手段（５）から出力されたサブブロックのアド
レスに対応させた形で書き込む受信側差分データ加算手
段（７）とを有し、該フレームメモリ（８）の出力と前記受信側差分データ
加算手段（７）との和を、画像データ出力とすることを
特徴とする画像伝送システム。