JPH0241536A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプロセッサを備える端末装置やパーソ
ナル・コンピュータ等の情報処理装置におけるメモリア
クセス方式に関する。

近年、マイクロプロセッサを備えた情報処理装置、例え
ばパーソナル・コンピュータや、各種の用途に用いられ
る端末装置、等において広く用いられている。

そのようなマイクロプロセッサにより構成された比較的
小規模の情報処理装置の技術において、処理能力の向上
や、処理される業務の高度化等により必要とされるメモ
リの容量が次第に大容量化している。ところが、メモリ
はＬＳＩ化により大規模のものが開発・生産されるよう
になったが、大容量のメモリはアクセス速度が遅いため
、処理が高速化できない。一方、高速メモリは存在する
が、価格が高くしかも大容量化が実現されていないのが
現状である。

そして、マイクロプロセッサを備えた小規模の情報処理
装置の技術において、低コストでしかも処理を高速化で
きるメモリアクセスを実現できることが望まれている。

［従来の技術］ 従来のマイクロプロセッサにより構成する情報処理装置
（またはマイクロプロコンピュータ）の技術において、
処理能力を向上させる方法として、クロック周波数を高
速化することや、主記憶のメモリアクセス時間の短縮が
一般的である。クロック周波数の高速化は一定の限界が
あり、メモリ・アクセス時間の短縮化が図られてきた。

［発明が解決しようとする課題］ 上記のメモリ・アクセス時間の短縮化を達成するために
開発された高速メモリは、低速（または中速）メモリに
比べ集積度が低く、高価である。

従って、大容量化する主記憶のメモリの全領域を高速化
することは価格的に困難であるという問題があった。

大型コンピュータの技術においては、メモリを階層的に
構成して、主記憶と中央処理装置（ＣＰＵ）との間に高
速のキャッシュメモリを設けて、ＣＰＵからのアクセス
時にタグテーブル等を検索して該当アドレスの情報がキ
ャッシュメモリに格納されているかどうか調べて、ある
場合にキャッシュメモリにアクセスする方式があるが、
そのような大規模なシステムには有効であるが、小規模
の端末装置等の情報処理装置の場合には装置が複雑化お
よび高価になってしまい採用することができない。

本発明は主記憶内の頻繁にアクセスする↑ａ報の領域に
ついては高速にアクセスし、その他の領域は低速のアク
セスを行うことができるメモリアクセス方式を提供する
ことを目的とする。

［課題を解決するための手段］ 第１図は本発明の基本構成図である。

第１図の１０はＭＰＵ（マイクロプロセッサユニット）
、１１は高速メモリ領域指定回路、１２は比較回路、１
３はメモリアクセス回路、１４は小容量の高速メモリ、
１５は大容量の低速メモリを表す。

本発明は主記憶内の特定の領域を複数ブロンク分高速メ
モリに置き換えて、その複数ブロックの情報にアクセス
する場合は高速にアクセスし、その他の領域へのアクセ
スは低速のアクセスを行うものである。

［作用］ 第１図において、高速メモリ１４．低速メモリ１５によ
り主記憶を構成し、高速メモリ１４には低速メモリ１５
内の任意の領域（ブロック）がマツピングされ、対応す
る内容が格納される。この高速メモリ１４は第１図では
一個だけを示すが、必要とする複数個を設けることがで
きる。その場合、高速メモリには、低速メモリ内の一定
領域（ブロック：またはページと呼ぶこともできる）が
張りつけられ、例えば、メモリアドレスの上位ビットを
ブロックアドレスとして使用して、高速メモリに張りつ
けられた領域情報を、高速メモリ領域指定回路１１に設
定する。

ＭＰＵｌ０が主記憶に対しアクセスをする場合、共通バ
ス１００のアドレス線にアドレス情報を出力する。その
アドレス情報は比較回路１２に供給され、高速メモリ領
域指定回路１１に格納されたブロックアドレスと比較さ
れる。バスｌＯＯのアドレスが高速メモリ領域指定回路
１１のブロックアドレス内である場合は、出力線１２０
から゛ビ出力が発生し、メモリアクセス回路１３の高速
メモリアクセス回路１３１を駆動する。これにより、高
速メモリアクセス回路１３１はバス１００からの情報を
元に高速メモリ１４に対し所望のアクセス（書き込み、
読み取り）を実行する。

ＭＰＵｌ０から主記憶にアクセスするためにハス１００
に出力されたアドレス情報が高速メモリ領域指定回路１
１に設定された領域以外の領域である場合は、比較回路
１２から出力線１２０に°“０°°が発生し、低速メモ
リアクセス回路１３２が駆動されて、低速メモリ１５に
対しアクセス動作が行われる。

高速メモリ１４のマンピングを変更することは任意に実
行可能であり、その際低速メモリ１５と高速メモリ１４
の間でデータを転送し、高速メモリ領域指定回路１１の
設定を行うことが必要である。

［実施例］ 本発明の実施例構成図を第２図に示す。

第２図の２０はＭＰＵ、２１ａ−Ｎはそれぞれアドレス
指定回路１〜Ｎ、２２ａ−Ｎはそれぞれアドレス比較回
路１〜Ｎ、２３はメモリアクセス回路、２４は高速メモ
リ、２５は低速メモリを表す。

この実施例では、高速メモリ２４として複数のブロック
に対応して複数個の記憶回路が含まれている例である。

動作を説明すると、ＭＰＵ２０はプログラムにより高速
メモリ２４に割りつけるＮブロック分の領域を各アドレ
ス指定回路１〜Ｎに指定し、対応する高速メモリ２４の
領域（１〜Ｎのブロックアドレスに対応して異なる記憶
回路の領域）に対応する低速メモリ２５の領域の内容を
書き込んでおく。

実際のメモリアクセスが開始されると、ＭＰＵ２０から
出力されているアドレスとアドレス指定回路１−Ｎのデ
ータとを各アドレス比較回路１〜Ｎにおいてそれぞれ比
較する。比較一致が発生ずると、その一致出力はメモリ
アクセス回路２３に出力され、一致したブロックに対応
する高速メモリ２４内の記憶回路が駆動され、ＭＰＵか
らのアドレスの内ブロックアドレスより下位のアドレス
によりアクセスされて高速に読み出しまたは書き込みが
行われる。

アドレス比較回路１〜Ｎのいずれからも一致出力が発生
しない場合（不一致の場合）は、メモリアクセス回路２
３は低速メモリ２５のアクセスを行い、通常のタイミン
グで完了させる。

ＭＰＵ２０はアドレス指定回路１〜Ｎに対し、例えばプ
ログラム領域、データ領域、スタック領域等、比較的ア
クセス頻度の固いエリアにＮブロックを分割して指定す
ることにより、−敗の確立を高くすることが可能である
。また、処理中にダイナミックに指定を変更することも
可能であり、プログラム域等が移動した場合でも柔軟に
対処することができる。

［発明の効果コ 本発明によれば、比較的低価格のシステムの主記憶の一
忰に移動可能な小容量の高速メモリを割りつけてその領
域の指定を効果的に行うことにより、メモリアクセス時
間を短縮させ、処理能力の向上を達成することができる
。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は本発明の実施例
構成図である。 第１Ｉ２１中、 １０：ＭＰＵ ｌｌ：高速メモリ領域指定回路 １２：比較回路 １３：メモリアクセス回路 １４：小容量の高速メモリ １５：大容量の低速メモリ

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサを備える端末装置等の小規模の情報
   処理装置において、 大容量の低速メモリ（１５）と小容量の高速メモリ（１
   ４）とを共通バスに対し並列に接続し、高速メモリに割
   当てられたアドレス領域情報が格納された高速メモリ領
   域指定回路（１１）と、共通バス上のアドレス情報と高
   速メモリ領域指定回路（１１）に格納されたアドレス領
   域情報とを比較する比較回路（１２）とを備え、 前記比較回路（１２）により一致出力が発生すると、メ
   モリアクセス回路（１３）は高速メモリを駆動する制御
   を行い、一致出力が発生しないと低速メモリを駆動する
   制御を行うことを特徴とするメモリアクセス方式。