JPH0239729A

JPH0239729A - データ並べ替え回路

Info

Publication number: JPH0239729A
Application number: JP19154488A
Authority: JP
Inventors: Norihisa Shirota; 典久代田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-07-29
Filing date: 1988-07-29
Publication date: 1990-02-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］この発明は、データ並べ替え回路に関する。

〔発明の概要〕

この発明は、データ並べ替え回路に於いて、可変長符号
化で得られた（１−ｍ）ビットのサンプルをｎ個並べた
ブロック構造で供給される入力データに対し、同じサン
プルのビットを連続せしめるべくｎビット毎にブロック
構造を分割することにより、エラーの伝播を防止できる
ようにしたも〔従来の技術〕本願出願人は、特願昭５９−２６６４０７号明細書に記
載されているように、２次元ブロック内に含まれる複数
画素の最大値及び最小値により規定されるダイナミック
レンジを求め、このダイナミックレンジに適応した符号
化を行う高能率符号化装置を提案している。また、特願
昭６０−２３２７８９号明細書に記載されているように
、複数フレームに夫々含まれる領域の画素から形成され
た３次元ブロックに関してダイナミックレンジに適応し
た符号化を行う高能率符号化装置が提案されている。更
に、特願昭６０−２６８８１７号明細書に記載されてい
るように、量子化を行った時に生じる最大歪みを一定と
すべく、ダイナミックレンジに応じてビット数が変化す
る可変長符号化方法が提案されている。

上述のダイナミックレンジに適応した高能率符号（ＡＤ
ＲＣと称する）は、伝送すべきデータ量を大幅に圧縮で
きるので、ディジタルＶＴＲに適用して好適である。特
に、可変長ＡＤＲＣは、圧縮率を高くすることができる
。

ところで、上述のディジタルＶＴＲ等では、得られたデ
ータを記録信号に変換しなければならないが、可変長Ａ
ＤＲＣの場合、この変換処理を容易にするためデータの
配列を変えるデータ並べ替え回路が必要とされる。

従来のデータ並べ替え回路における処理の一例が第２１
図及び第２２図に示されている。即ち、可変長ＡＤＲＣ
から得られたデータが、例えば第２１図に示すように、
各画素当たり４ビツトで、全体が８サンプルとされてい
る場合、従来のデータの並べ替えでは、各サンプルの対
応する桁同士、例えばＭＳＢ同士、のデータがバイト単
位でまとめられ、第２２凹に示すように、例えば３ビツ
トモード（Ｓｏ−３２）で次段の回路へ順次、供給され
ていた。

〔発明が解決しようとする課題〕

上述したように、従来は、各サンプルの対応する桁同士
のデータがバイト単位でまとめられているため、エラー
訂正符号で訂正できない１バイトエラーが生じた場合、
８サンプル全体にエラーが伝播してしまうという問題点
があった。

従って、この発明の目的は、エラーの伝播を防止できる
データ並べ替え回路を提供することにある。

〔課題を解決するための手段〕

この発明では、可変長符号化で得られた（１〜ｍ）ビッ
トのサンプルをｎ個並べたブロック構造で供給される人
力データに対し、同じサンプルのピントが連続するよう
に、ｎビット毎に上記ブロック構造を分割する構成とし
ている。

〔作用〕

記録回路側では、（１〜ｍ）ビットのサンプルをｎ個並
べたブロック構造のデータが、同一サンプルのピントを
連続させるべく、ｎビット毎に分割され、並べ替えられ
る。そして、以後はこれを単位として各種データ処理が
行われる。一方、再生回路側では、（１〜ｍ）ビットの
サンプルをｎ個並べたブロック構造のデータが再現され
、これを単位として各種データ処理が行われる。

従って、従来のように各サンプルの対応する桁同士のデ
ータがまとめられていないので、エラーが発生してもエ
ラーの伝播を防止できる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この説明は、下記の順序に従ってなされる。

（Ａ）記録回路（Ｂ）記録回路におけるデータ並べ替え回路について（Ｃ）再生回路（Ｄ）再生回路におけるデータ並べ替え回路について（Ｅ）フレーム化の一例（Ａ）記録回路第１図は、この一実施例の記録回路の構成を示し、第１
図において、１．２及び３で夫々示す入力端子に３原色
信号の赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の信号が供給さ
れる。４で示すＡ／Ｄ変換器により、３原色信号がディ
ジタル信号に変換される。５で示すディジタルマトリッ
クス回路により、輝度信号（Ｙ）及び色差信号（ｔＪ、
　　Ｖ）が形成される。この輝度信号及び色差信号は、
（Ｙ：Ｕ：Ｖ）が（４：４：４）のサンプリング周波数
を有している。

（４：４：４）のディジタルコンポーネント信号は、情
報量が多いので、レート変換回路６により、（３：１：
Ｏ）のサンプリングレートで且つ時分割多重信号７に変
換される。即ち、輝度信号のサンプリング周波数が（３
／４）とされ、色差信号のサンプリング周波数が（１／
４）とされると共に、色差信号のＵ及びＶがライン）順
次の信号とされる。

レート変換回路６の出力信号７がブロック化回路８に供
給され、テレビジョン走査の順序の信号がブロックの順
序の信号に変換される。

この実施例では、第３図に示すように、連続する２フレ
ームの画面で同一の位置を占める（４ライン×４画素）
の２個の領域Ａｌｌ及びＡ１２が１ブロツクを構成し、
１ブロツクには、３２個の画素が含まれる。また、ブロ
ック化回路８では、入力信号中のブランキング期間が取
り除かれると共に、有効データが連続するものとされ、
データの系列中にデータ欠如期間が形成される。１ライ
ン中に８５８サンプル含まれ、その内の有効データが７
２０サンプルであり、ｌフレームのライン数が５２５ラ
インであり、その内の有効ライン数が４８８であるので
、２フレ一ム期間のデータ数及び有効データ数は、下記
のようになる。

有効データ数ニア２０　Ｘ４８８　Ｘ２　＝７０２，７
２０２フレ一ム期間のデータ数：８５８　Ｘ５２５　Ｘ２　＝９００，７２０ブロック化
回路８は、４フレームメモリにより構成され、２フレ一
ム期間の有効データのみが２フレームメモリに書き込ま
れると共に、他の２フレームメモリからブロックの順序
に変換された有効データが読み出される。２フレームメ
モリの読み出しアドレスをブロックの順序とすることに
より、走査線の順序をブロックの順序に変換することが
できる。従って、ブロック化回路日の出力信号９には、
次式のように、２３１　Ｈ−（Ｈ：水平周期）のデータ
欠如期間が含まれる。

（９００，９００−７０２，７２０）÷８５８ζ２３１
Ｈブロック化回路日の出力信号９がＡＤＲＣエンコーダ
１０に供給される。ＡＤＲＣエンコーダ１０では、ブロ
ック毎の最大値ＭＡＸ、最小値ＭＩＮ１両者の差である
ダイナミックレンジＤＲが検出され、ダイナミックレン
ジＤＲに適応して可変長の符号化がなされる。例えば４
個のしきい値ＴＨＩ　　ＴＨ２，ＴＨ３，ＴＨ４（ＴＨ
４＜Ｔ）１３＜ＴＨ２＜ＴＨＩ）が設定される。ブロッ
クのダイナミックレンジＤＲが（０≦ＤＲ＜ＴＨ４）の
場合には、割り当てビット数がＯとされ、ブロックの最
大値ＭＡＸ及び最小値ＭＩＮのみが伝送される。（ＴＨ
４≦ＤＲ＜ＴＨ３）の時には、割り当てビット数が１ビ
ツトとされる。（ＴＨ３≦ＤＲ＜ＴＨ２）の時には、割
り当てビット数が２ビツトとされる。（ＴＨ２≦ＤＲ＜
ＴＨＩ）の時には、割り当てビット数が３ビツトとされ
る。（ＴＨ１≦ＤＲ＜２５５）の時には、割り当てビッ
ト数が４ビツトとされる。これらの４個のしきい値とし
て、輝度信号用のしきい値ｙｔｈと色信号用のしきい値
ｃｔｈとが使用される。

このように、０〜４ビツトの可変長ＡＤＲＣの符号化を
行う場合に、２フレ一ム期間の情報量が所定値を超えな
いように、バッファリングの処理がなされる。バッファ
リングは、２フレ一ム期間のダイナミックレンジＤＲの
発生度数を求め、このダイナミックレンジＤＲの発生度
数の分布から最適なしきい値ＴＨＩ〜ＴＨ４を決定し、
更に、次の処理に備えるためにダイナミックレンジＤＲ
の度数が格納されているメモリをクリアする一連の処理
からなる。このバッファリングにより決定されたしきい
値を使用して、可変長ＡＤＲＣの符号化が実行される。

ブロック化回路８の出力信号９は、ブロックの順序に変
換された２フレームの有効データからなり、ＡＤＲＣエ
ンコーダ１０では、データ有効期間に、ダイナミックレ
ンジＤＲの度数を収集し、上述のデータ欠如区間におい
て、積算形の度数分布表の作成、しきい値の決定及びメ
モリのクリアの処理を行う。次に、しきい値により、可
変長のＡＤＲＣ符号化を行う。

また、ＡＤＲＣエンコーダ１０では、静止画ブロックの
場合に、１ブロツクを構成する二つの領域Ａｌｌ及びＡ
１２の平均値を形成し、この平均値を二つの領域に代え
て符号化する駒落とし処理がなされる。駒落とし処理に
より、静止画ブロックの場合に画像データの情報量が２
に圧縮される。

静止画ブロックか動画ブロックかを示す動き判定コード
ＶＤＴが形成される。

Ａ、　Ｄ　ＲＣエンコーダＩＯから出力される信号は、
各画素と対応するコード信号（ビットブレーンＢＰＬと
称する）と、付加データ１２と、割り当てビット数を表
すビット長信号５１からなる。ビッドブレーンＢＰＬは
、各画素の情報量を表す。例えば、１ブロツクの画素数
は、静止画の場合に１６、動画の場合に３２である。従
って、ビットプレーンＢＰＬのデータ量は、ビット長に
応じて第４図に示すように、最小でＯバイト、最大で１
６バイトとなる。付加データ１２は、ブロック毎の動き
判定コードＭＤＴ、ダイナミックレンジＤＲ。

最小値ＭＩＮ、輝度信号及び色差信号の夫々のしきい値
Ｙｔｈ、　　Ｃｔｈ、　ブロック番号、２フレ一ム識別
信号ＤＢＦＲ等からなる。

ＡＤＲＣエンコーダ１０の出力（３号１１（ピントプレ
ーンＢ　Ｐ　Ｌ及びピント長信号５１〕がデータ並べ替
え回路５２、そして付加データ１２がフレーム化回路１
３に供給される。

データ並べ替え回路５２では、ＡＤＲＣエンコーダ１０
から供給され、第５図Ａに示すように各サンプル毎（各
サンプルは４ビツト、全サンプル数は８）に並べられて
いるサンプルデータａ、ｂ。

・・・−、ｇ、ｈを、同じサンプルのビットが連続する
ように、ビット長信号５１に対応するビットモードで８
ビツト毎に並べ替えている。このデータ並べ替え回路５
２にて並べ替えられたデータが出力信号５３としてフレ
ーム化回路１３に供給される。尚、上述のビットプレー
ンＢＰＬには、ビット長に応じて、４．３．２、■の各
ビットモードがある。サンプルデータａ、ｂ、　・−−
−−−−、、ｇ、ｈは、夫々のビットモードに応じて第
５図Ｂ〜第５図Ｅのように配列し直される。

フレーム化回路１３では、後述のように、上述のデータ
がフレーム構成のデータに変換される。

フレーム化回路１３の出力信号１４がエラー訂正符号の
パリティ発生回路１５に供給され、例えば積符号の構成
のエラー訂正符号の符号化がなされる。パリティ発生回
路１５の出力信号１６が並列→直列変換回路１７に供給
され、出力端子１９に直列データの記録信号１８が得ら
れる。

（Ｂ）記録回路におけるデータ並べ替え回路について第１図のデータ並べ替え回路５２の詳細が第６図〜第１
０図に示され、タイミングチャートが第１１図に示され
ている。

データ並べ替え回路５２は、第５図Ａに示されるように
、可変長符号化で得られた（０〜３）ビットのサンプル
を８個並べたブロック構造の入力データ５ｏ−３３を、
同じサンプルのビットが連続するように、ビットモード
に応じて、８ビツト毎に並べ替え、出力データｋｏ−に
７を得るものである。

このデータ並べ替え回路５２には、サンプルデータａ、
ｂ、−・・・・−、ｇ、ｈと、ビット長信号５１と、ブ
ロックパルスＢＰと、クロックＣＫが供給されている。

第８図に示すように、サンプルデータａ、ｂ。

・・−・・、　　ｇ、　　ｈ　　は、ラッチ５４（５４
Ａ）に供給される。ラッチ５４Ａ〜５４Ｈは、図示のよ
うに縦続接続されており、各ラッチ５４Ａ〜５４Ｈはデ
ータセレクタ６２に夫々４ビツトパラレルで接続されて
いる。

クロックＣＫに応じて順次、サンプル毎に供給されるサ
ンプルデータａ　、　　ｂ　、−−−−−・、ｇ、ｈは
、ラッチ５４Ａ側からラッチ５４Ｈ側ヘクロツクＣＫに
同期して順次、移動すると共に、データセレクタ６２に
も４ビツトパラレルで供給される。この過程が繰返され
ることで、例えば第５図Ｂに示す４ビツトモードのサン
プルデータａ、ｂ。

ｇ、ｈ全体が、ラッチ５４Ａ〜５４Ｈに保持されると共
に、データセレクタ６２にも供給される。

一方、前述のビット長信号５１は、第７図Ａに示される
ように、クロックＣＫに同期してフリップフロップ６３
に供給され、次いで、デコーダ６４に供給される。この
デコーダ６４では、第７図に示すように、ビット長信号
５１が、ビットモード信号Ｍｌ−Ｍ４に変換される。ビ
ットモード信号Ｍ１〜Ｍ４は、ビット長信号５１で規定
されるビットモードのみＨレベルとされ、それ以外のモ
ードはＬレベルとされる。そして、このビットモード信
号Ｍ１〜Ｍ４は、上述のデータセレクタ６２に供給され
る。

データセレクタ６２は、サンプルデータａ、ｂ。

ｇ、ｈと、ビットモード信号Ｍｌ−Ｍ４とから、データ
ｖ、ｘ、ｙ、ｚを形成するものである。データセレクタ
６２には、第９図Ａ〜第９図りに示す論理回路６５〜６
８が組み込まれている。

この論理回路６５〜６８は、第５図Ｂ〜第５図已に示さ
れている各サンプルデータａ、ｂ、−・−・−ｇ、ｈを
、対応する位置毎にデータｖ、Ｘ＋　　３’、Ｚに変換
するものである。例えば、論理回路６５Ａ、６５Ｃを例
に説明する。

■論理回路６５Ａ論理回路６５Ａは、データｖ７を出力するためのもので
ある。第５図Ｂ〜第５図已に示されるように、データｖ
７は、サンプルデータａ３と、対応するビットモードの
Ｈレベルとで得られることが判る。従って、第９図Ａに
示されるように、ビットモード信号Ｍ１〜Ｍ４の夫々と
、サンプルデータａ３との論理積をとったのち、それら
の出力の論理和をとることにより、サンプルデータａ３
に応じたデータｖ７が得られる。

■論理回路６５Ｃ論理回路６５Ｃは、データｖ５を出力するためのもので
ある。第５図Ｂ〜第５図Ｅに示される′ように、データ
ｖ５は、４ビツト及び３ビツトモードではサンプルデー
タａ１．２ビツトモードではサンプルデータｂ３．１ビ
ツトモードではサンプルデータｃ３の何れかと、対応す
るビットモードのＨレベルとで得られることが判る。従
って、第９図Ａに示されるように、ビットモード信号Ｍ
４とサンプルデータａ１、ビットモード信号Ｍ３とサン
プルデータａ１、ビットモード信号Ｍ２とサンプルデー
タｂ３、ビットモード信号Ｍ１とサンプルデータＣ３と
の論理積をとったのち、それらの出力の論理和をとるこ
とにより、データｖ７が得られる。

尚、他の論理回路６５Ｂ、６５Ｄ〜６５Ｈ，６６Ａ〜６
６Ｈ１６７Ａ〜６７Ｈ１６８も、上述した論理回路６５
Ａ、６５Ｃと同様に構成されているため、説明を省略す
る。

このようにして論理回路６５〜６８で得られたデータｖ
、ｘ、ｙ、ｚは、データセレクタ６２からシフトレジス
タ５５に供給される。

第１０図に示すように、シフトレジスタ５５Ａ〜５５Ｈ
の出力は出力データｋｏ−に７とされている。各シフト
レジスタ５５Ａ〜５５Ｈには、８サンプル単位でＨレベ
ルとなるブロックパルスＢＰがインバータ５６を介して
シフト／ロード端子Ｓ／Ｌに供給されている。このシフ
ト／ロード端子Ｓ／ＬがＨレベルの時は、データがシフ
トされ、Ｌレベルの時は、データがロードされる。

上述のブロックパルスＢＰがＨレベルの時、シフト／ロ
ード端子Ｓ／Ｌには、Ｌレベルの信号が供給されるため
、第１０図に示すように、シフトレジスタ５５Ａ　〜５
５Ｈにはデータｖｉ、ｘｉ。

ｙｉ、ｚｉ（ｉはＯ〜７迄〕が夫々ロードされる。

ブロックパルスＢＰがＬレベルになると、シフト／ロー
ド端子Ｓ／Ｌには、Ｈレベルの信号が供給されるため、
第１０図に示すように、データｖｉｘｉ、ｙｉＳｚｉ　
［ｉは０〜７迄〕が夫々シフトされる。

ロード、シフト共にクロックＣＫに同期して行われるた
め、初めのクロックＣＫ時、データＶＯ〜ｖ７までのデ
ータがパラレルに出力データｋ。

〜に７として取出され、次のクロックＣＫでは、データ
ＸＯ〜Ｘ７がパラレルに出力データｋＯ〜に７として取
出される。以下、同様に、クロックＣＫと同期して、デ
ータｙ　Ｏ−ｙ　７、ｚＯ−ｚ７が夫々、出力データｋ
ｏ−に７としてフレーム化回路１３に供給される。

第１１図は、上述の構成に基づくデータ並べ替え回路５
２のタイミングチャートである。

第１１図ＡにはクロックＣＫが示され、第１１図Ｂには
ブロックパルスＢＰが示されている。

第１１図Ｃには、サイクル１に於いて、入力データＳＯ
〜Ｓ３とされる各サンプルデータａ、ｂ。

−・・−・−、ｇ、ｈの入力の状態が示され、第１１図
りには、ｔＯ〜Ｌ２のビット長信号５１で規定されるビ
ットモードの状況が示されている。

第１１図Ｅには、ラッチ５４Ａ〜５４Ｈからサンプルデ
ータａ、ｂ、　　　　、　　ｇ、ｈが夫々出力される状
態が示されている。サンプルデータ〔例えば、ａＯ〜ａ
３）は、クロックＣＫに同期して入カデータＳＯ〜Ｓ３
としてパラレルに供給され、ラッチ５４Ａ側からラッチ
５４Ｈ側へと移動すると共に、データセレクタ６２にも
出力される。サンプルデータは、ａ−＊　ｌ）→Ｃ→−
・・・−→ｇ　−＋　ｈというようにクロックＣＫに同
期して順次、供給されるため、全サンプルデータａ、ｂ
、・−−−−−−、ｇ、　　ｈがラッチ５４Ａ〜５４Ｈ
に保持されると共に、データセレクタ６２にも供給され
る。

また、第１１図Ｆには、サイクル１に於いて、デコーダ
６４から出力されるビットモード信号Ｍ１〜Ｍ４が示さ
れている。図示の例のビットモード信号は、サイクル１
がビット長信号５１に基づいて４ビツトモードとされて
いるため、４ビツトモードに対応するビットモード信号
Ｍ４がＩ４レヘルとされている。

更に、第１１図Ｇにはインバータ５６を介して供給され
るブロックパルスＢＰの、シフト／ロード端子Ｓ／Ｌに
おけるレベルが示されている。

第１１図に於いて、サイクル１の始めは、シフト／ロー
ド端子Ｓ／ＬのレベルがＬレベルとされているので、シ
フトレジスタ５５Ａ〜５５Ｈには、前サイクルのデータ
ｖｉ、ｘｔ、ｙｉ、、ｚｉ　　（ｉは０〜７迄〕が夫々
ロードされる。次いで、シフト／ロード端子Ｓ／ＬがＨ
レベルとなるとデータｖｉ、ｘｉ、ｙｉ、ｚｉが順次、
シフトされ、パラレルに出力データｋＯ−に７として出
力される。

従って、第１１図Ｈに示されるように、サイクル１の間
に入力され、並べ替えられたデータｖｉ。

ｘｉ、ｙｉ、ｚｉは、夫々、次のサイクルであるサイク
ル２で得られる。

サイクル２は、ビット長信号５１に基づいて、３ビツト
モードが選択される場合であるが、動作は、上述の４ビ
ツトモードと同様であるので、重複する説明を省略する
。尚、この３ビツトモードの場合には、データｖｉ、ｘ
ｉ、ｙｉが得られることになる。

（Ｃ）再生回路第２図は、再生回路の構成を示し、第２図において、２
１で示す入力端子に回転ヘッドにより再生された再生信
号が再生アンプ等を介して供給される。再生信号は、直
列→並列変換回路２２によって並列の信号とされてＴＢ
Ｃ（時間軸補正装置）２３に供給される。ＴＢＣ２３の
出力信号２４がエラー訂正回路２５に供給され、エラー
訂正符号により、エラーが訂正される。エラー訂正回路
２５からは、訂正後のデータ２６及びエラーの有無を示
すエラーフラグ２７が発生する。

エラー訂正回路２５の出力信号２６及び２７がフレーム
分解回路２８に供給される。フレーム分解回路２８によ
り、ビットプレーン２９、付加データ３０及びエラーフ
ラグ２７が分離され、このフレーム分解回路２日の出力
信号２９がデータ並べ替え回路７０に供給され、出力信
号２７．３０がＡＤＲＣデコーダ３１に供給される。

データ並べ替え回路７０では、記録回路側で並べ替えら
れたビットプレーンＢＰＬのデータを、再び第５図Ａに
示すようにサンプル毎に並べ直して元の状態に復元する
もので、この出力信号７１が、ＡＤＲＣデコーダ３１に
供給される。

ＡＤＲＣデコーダ３１では、付加データ３０を使用して
ビットプレーン２９の復号がなされ、各画素と対応する
８ビツトのデータが得られる。ＡＤＲＣデコーダ３１の
出力信号２７及び３２がブロック分解回路３３に供給さ
れる。

ブロック分解回路３３は、４フレームメモリにより構成
され、ブロックの順序の各画素のデータをテレビジョン
信号の走査順序の信号に変換する。

ブロック分解回路３３からは、各画素と対応して８ビツ
トのコード信号である画素データ３４と、各画素のエラ
ーの有無を示すエラーフラグ３５と、動き判定コード３
６とが発生する。動き判定コード３６は、静止画ブロッ
クか動画ブロックかを示す信号であり、付加データ３０
から分離されたものである。静止画ブロックの場合には
、ＡＤＲＣエンコーダ１０において、１ブロツクを構成
する２個の領域Ａｌｌ及びＡ１２に代えて両者の平均値
が符号化される駒落とし圧縮がされている。

ブロック分解回路３３の出力信号３４，３５゜３６がス
ムージング回路３７に供給される。スムージング回路３
７では、駒落とし圧縮されている静止画ブロックに関し
て、補間がなされ、１個の領域が２個の領域のデータと
して使用される。これと共に、静止画ブロックが連続し
た時に、ブロック間の画像の繋がりが不自然になること
を防止する平滑化の処理がなされる。スムージング回路
３７の出力には、画素データ３８及びエラーフラグ３５
が発生し、これらの出力信号がエラー修整回路３９に供
給される。エラー修整回路３９では、エラーデータが時
間的及び空間的に相関を持つ他の正しいデータにより補
間される。

エラー修整回路３９の出力信号４１がレート変換回路４
２に供給される。レート変換回路４２で、（３：１：Ｏ
）の時分割多重信号が（４：　４　：４）のコンポーネ
ント信号に変換される。レート変換回路４２の出力信号
（輝度信号Ｙ１色差信号Ｕ、　　Ｖ）がディジタルマト
リックス回路４３に供給され、３原色信号（Ｒ，Ｇ、Ｂ
）に変換される。

Ｄ／Ａ変換器４４により、３原色信号がアナログの３原
色信号に変換され出力端子４５，４６．４７に取出され
る。

（Ｄ）再生回路におけるデータ並べ替え回路について第２図のデータ並べ替え回路７０の詳細が第１３図〜第
１７図に示され、タイミングチャートが第１８図に示さ
れている。

データ並べ替え回路７０は、第１２図Ａに示されている
ように、記録側のデータ並べ替え回路５２で変換された
サンプルデータａ、ｂ、　・・−・・・・・２ｇ。

ｈを、第１２図Ｂ〜第１２図已に示すように並べ替え、
これに基づいて本来のビットブレーンＢＰＬを復元し、
出力データＳＯ〜Ｓ３として得ようとするものである。

このデータ並べ替え回路７０には、入力データｋｏ−に
７と、ビット長信号７２と、ブロックパルスＢＰと、ク
ロックＣＫが供給されている。

第１５図に示すように、入力データｋｏ−に７〔ｖＯ〜
ｖ７、ｘＯ〜ｘ７、ｙｏ−ｙ７、ｚＯ〜ｚ７）は、ラッ
チ７３（７３Ａ）に供給される。

ラッチ７３Ａ〜７３Ｄは、図示のように縦続接続されて
いると共に、各ラッチ７３Ａ〜７３Ｄは８ビツトパラレ
ルでデータセレクタ７４に夫々接続されている。

クロックＣＫに同期して供給されるデータ、例えばｖｏ
−ｖ７は、ラッチ７３Ａ側からラッチ７３Ｄ側へクロッ
クＣＫに同期して順次、移動すると共に、データセレク
タ７４にも８ビツトパラレルで供給される。この過程は
、データｙ　−＋　Ｘ　−＋　ｙ→ｌの順序で繰返され
るため、第１２図Ｂに示す４ビツトモードのデータ全体
が、ラッチ７３Ａ〜７３Ｄに保持されると共に、データ
セレクタ７４にも供給される。

一方、前述のビット長信号７２は、第１４図Ａに示され
るように、デコーダ７５に供給され、ビット長信号７２
がビットモード信号Ｍ１〜Ｍ４に変換される。ビットモ
ード信号Ｍ１〜Ｍ４は、ビット長信号７２で規定される
ビットモードのみＨレベルとされ、それ以外のモードは
Ｌレベルとされる。そして、このビットモード信号Ｍ１
〜Ｍ４は、上述のデータセレクタ７４に供給される。

データセレクタ７４は、データｖ、ｘ、、ｙ、ｚと、ビ
ットモード信号Ｍ１〜Ｍ４とから、各サンプルデータａ
　ｉ、　　ｂ　ｉ、−＝−、ｇ　ｉ、　　ｈ　ｉ　　（
ｉは０から３迄〕を形成するものである。データセレク
タ７４には、第１３図〜第１７図Ｈに示す論理回路７６
〜８３が組み込まれている。この論理回路７６〜８３は
、第１３図〜第１７図Ｅに示されているビットモードの
データを、対応する位置毎にサンプルデータａ　、　　
ｂ　、−−−−−−−・、ｇ、ｈに変換するものである
。例えば、論理回路７６Ａ、、７７Ａを例に説明する。

■論理回路７６Ａ論理回路７６Ａは、サンプルデータａ３を出力するため
のものである。第１２図Ｂ〜第１２図已に示されるよう
に、サンプルデータａ３は、データｖ７と、対応するビ
ットモードのＨレベルとで得られることが判る。従って
、第１６図Ａに示されるように、ビットモード信号Ｍ１
〜Ｍ４の夫々と、データｖ７との論理積をとったのち、
それらの出力の論理和をとることにより、データｖ７に
応じたサンプルデータａ３が得られる。

■論理回路７７Ａ論理回路７７Ａは、サンプルデータｂ３を出力するもの
である。第１２図Ｂ〜第１２図已に示されるように、サ
ンプルデータｂ３は、４ビツトモードではデータｖ３．
３ビツトモードではデータｖ４．２ビツトモードではデ
ータｖ５．１ビツトモードではデータｖ６の何れかと、
対応するビットモードのＨレベルとで得られることが判
る。従って、第１６図Ｂに示されるように、ビットモー
ド信号Ｍ４とデータｖ３、ビットモード信号Ｍ３とデー
タｖ４、ビットモード信号Ｍ２とデータＶ５、ビットモ
ード信号Ｍ１とデータｖ６との論理積をとったのち、そ
れらの出力の論理和をとることにより、サンプルデータ
ｂ３が得られる。

尚、他の論理回路７６Ｂ〜７６Ｄ、７７Ｂ〜７７Ｄ、７
８〜８３も、上述した論理回路７６Ａ１７７Ａと同様に
構成されているため、説明を省略する。

このようにして論理回路７６〜８３で得られたサンプル
データａｉ、ｂｉ、ｃｉ、ｄｉ、ｅｉ。

ｆｉ、ｇｉ、ｈｉは、データセレクタ７４からシフトレ
ジスタ８４に供給される。

第１７図に示すように、シフトレジスタ８４Ａ゛〜８４
Ｄの出力は出力データ３０−３３とされている。各シフ
トレジスタ８４Ａ〜８４Ｄには、８サンプル単位でＨレ
ベルとなるブロックパルスＢＰがフリップフロップ８５
と、インバータ８６を介してシフト／ロード端子Ｓ／Ｌ
に夫々供給されている。このシフト／ロード端子Ｓ／Ｌ
がＨレベルの時は、データがシフトされ、Ｌレベルの時
は、データがロードされる。

上述のブロックパルスＢＰがＨレベルの時、シフト／ロ
ード端子Ｓ／ＬにＬレベルの信号が供給されるため、第
１７図に示すように、シフトレジスタ８４Ａ〜８４Ｄに
はサンプルデータａｉ−ｈｊ　Ｃ１はＯ〜３迄〕がクロ
ックＣＫに同期して夫々ロードされる。ブロックパルス
ＢＰがＬレベルになると、シフト／ロード端子Ｓ／Ｌに
は、Ｈレベルの信号が供給されるため、第１７図に示す
ように、サンプルデータａｉ〜ｈｉ（ｉは０〜３まで〕
がクロックＣＫに同期して、夫々シフトされる。

ロード、シフト共にクロックＣＫに同期して行われるた
め、シフト時には、サンプルデータａＯ〜ａ３までのデ
ータがパラレルに出力データＳＯ〜Ｓ３として取出され
、次のクロック時には、サンプルデータｂＯ〜ｂ３がパ
ラレルに出力データＳＯ〜Ｓ３として取出される。以下
、同様に、クロックＣＫと同期してサンプルデータｃ、
ｄ、ｅ。

ｒ、　　ｇ、　　ｈが夫々、出力データ５ｏ−３３とし
て出力される。そして、この並べ替えられたデータがＡ
ＤＲＣデコーダ３１に供給される。

第１８図は、上述の構成に基づくデータ並べ替え回路７
０のタイミングチャートである。

第１８図ＡにはクロックＣＫが示され、第１８図Ｂには
ブロックパルスＢＰが示されている。

第１８図Ｃには、サイクル１に於いて、入力データｋＯ
−に７とされるデータｖ、ｘ、ｙ、ｚの人力の状況が示
されており、第１８図りには、ｔＯ〜Ｌ２のビット長信
号７２で規定されるビットモードの状況が示されている
。

第１８図Ｅ〜第１８図Ｈには、ラッチ７３Ａ〜７３Ｄか
らデータの出力される状態が夫々示されている。

データ〔例えば、ｖＱ−ｖ７）は、クロックＣＫに同期
してパラレルに入力データｋＯ〜に７として供給され、
順次、ラッチ７３Ａ側からラッチ７３Ｄ側へ移動すると
共に、データセレクタ７４に供給される。データは、ク
ロックＣＫに同期してＶ→Ｘ→ｙ→２というように順次
、供給されるため、全データがラッチ７３Ａ〜７３Ｄに
保持されると共に、データセレクタ７４にも供給される
。

更に第１８図１には、インバータ８６を介して供給され
るブロックパルスＢＰの、シフ）／ｌｌ−ド端子Ｓ／Ｌ
に於けるレベルが示されている。

ブロックパルスＢＰは、サイクル１の始めでＨレベルと
されている。このブロックパルスＢＰは、第１７図に示
されているように、フリップフロップ８５とインバータ
８６を介してシフト／ロード端子Ｓ／Ｌに供給されてい
るので、ＨレベルのブロックパルスＢＰは、４クロツク
目でシフト／ロード端子Ｓ／Ｌに供給されることになる
。この段階でのシフト／ロード端子Ｓ／Ｌのレベルは、
Ｌレベルとされるので、シフトレジスタ８４Ａ〜８４Ｄ
にはサンプルデータａ　ｉ　、　　ｂ　ｉ　、　−−−
−−−−、ｇｉ、ｈｉ（ｉはＯ〜３迄〕が夫々ロードさ
れる。

一方、シフト／ロード端子Ｓ／ＬがＨレベルとなるとサ
ンプルデータａｉ、ｂｉ、・−・−・−・・−、ｇｉ。

ｈｉ（ｉはＯ〜３迄〕が順次シフトされ、各サンプル毎
にパラレルに出力データＳＯ〜Ｓ３として出力される。

従って、第１８図Ｇに示されるように、サイクル１の間
に入力され並べ替えられたサンプルデータａｏ〜ａ３、
ｂＯ〜ｂ３、−・−・−・−−−−−−−ｈｏ−ｈ３が
サンプル毎に得られる。

サイクル２は、ビット長信号７２に基づいて、３ビツト
モードが選択される場合であるが、動作は、上述の４ビ
ツトモードと同様であるので、重複する説明を省略する
。尚、この３ビツトモードの場合には、各サンプルデー
タの上位３ビツトが得られることになる。

（Ｅ）フレーム化の一例記録側のフレーム化回路１３では、ＡＤＲＣエンコーダ
１０の出力信号５３．１２を所定のフォーマットの記録
信号に変換する。以下に、フレーム化の一例について説
明する。

フレーム化回路１３では、４個のＡＤＲＣの符号化の単
位であるブロック（ＡＤＲブロックと称する）をサブブ
ロックとして記録データを構成している。即ち、１個の
ＡＤＨブロックは、ダイナミックレンジＤＲｉ（ｉはＡ
ＤＲブロック番号）と最小値ＭＩＮｉと符号化により得
られたコード信号からなるビットプレーンＢＰＬ　ｉと
から構成されている。ビットプレーンＢＰＬｉは、可変
長符号化のために、ブロックにより長さが一定していな
い。

上述の４個のＡＤＲブロックをサブブロックとして、所
定長の同Ｍ（シンク）ブロックが形成される。第１９図
は、１個のシンクブロックの構成を示す。シンクブロッ
クの先頭にシンクパターン（２バイト）が付加され、次
にシンクブロックの番号（２バイト）が付加され、その
後に各１バイトの輝度信号に関するしきい値ｙｔｈ及び
色信号に関するしきい値ｃｔｈが位置し、その後に２バ
イトのＡＤＲブロック番号が位置する。このＡＤＲブロ
ック番号の後に、４個のＡＤＲブロックからなるサブブ
ロックが複数個位置して、１シンクプロツタが形成され
る。ＡＤＨブロック番号は、４個のＡＤＨブロッ久の中
で最初のＡＤＲブロックの番号を示す。

１シンクブロツクの長さが所定長であるのに対し、Ａ　
Ｄ　Ｈブロックの長さは可変である。従って、シンクブ
ロックの区切りがＡＤＨブロックの区切りと一致しない
場合が生じる。例えば第５図において、破線で示すよう
に、（ｎ＋１）番目のＡＤＲブロックのビットブレーン
ＢＰＬｎ＋１　　（６バイト）の３バイトの位置でシン
クブロックの区切りが生じる。

この場合、この一実施例では、ダミーデータを挿入せず
に、第６図に示すように、ビットブレーンＢＰＬｎ＋１
の前の３バイトを０番目のシンクブロックに挿入し、残
りの３バイトを次の１番目のシンクプロッタのＡＤＲブ
ロック番号の前に挿入する。また、各シンクプロッタの
しきい値ｃｔｈの後に、最初のＡＤＲブロック番号の位
置を示す位置データＩＰを挿入する。位置データＩＰは
、０から１８迄の値を表現するために、５ビツトの長さ
とされている。

最初の０番目のシンクプロッタは、位置データＩＰの直
ぐ後にＡＤＲブロック番号が位置するので、位置データ
ＩＰの値がＯとされる。次の１番目のシンクブロックで
は、イ装置データＩＰとＡ　Ｉ）Ｒブロック番号との間
に、ビットプレーンＢＰＬｎ＋１の後半の３バイトが位
置しているので、位置データＩＰの値が３とされる。

第６図の例では、１番目のシンクブロックの最後に、ｍ
＋３番目のＡＤＲブロックの最小値ＭＩＮｍ＋３が位置
し、ビットブレーン（１６バイト）が次の２番目のシン
クブロックの最初に挿入される。

従って、このジンクブロックの位置データＩＰの値は１
６とされる。

〔発明の効果〕

この発明に依れば、（１〜ｍ）ビットのサンプルをｎ個
並べたブロック構造で供給される入力データに対し、同
じサンプルのビットが連続するように、ｎビット毎に上
記ブロック構造を分割することにより、エラーの伝播を
防止でき、例え、エラー訂正符号で訂正できない１バイ
トエラーが生じた場合でも、８サンプル全体にエラーが
伝播してしまうことを防止できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の記録回路のブロック図、
第２図はこの発明の一実施例の再生回路のブロック図、
第３図はブロックの説明に用いる路線図、第４図はＡＤ
Ｈブロックのビットプレーンの長さの説明に用いる路線
図、第５図は夫々各ビットモードにおけるサンプルデー
タの配列の説明に用いる路線図、第６図は記録回路側の
データ並べ替え回路を示す路線図、第７図は夫々ビット
長信号とビットモード信号の対応関係を示す路線図、第
８図はラッチ及びデータセレクタのブロック図、第９図
は夫々データセレクタ内の論理回路図、第１０図はシフ
トレジスタを示すブロック図、第１１図は記録回路側の
データ並べ替え回路のタイミングチャート、第１２図は
夫々各ビットモードにおけるデータの配列の説明に用い
る路線図、第１３図は再生回路側のデータ並べ替え回路
を示す路線図、第１４図は夫々ビット長信号とビットモ
ード信号の対応関係を示す路線図、第１５図はラッチ及
びデータセレクタのブロック図、第１６図は夫々データ
セレクタ内の論理回路図、第１７図はシフトレジスタを
示すブロック図、第１８図は再生回路側のデータ並べ替
え回路のタイミングチャート、第１９図及び第２０図は
夫々シンクブロックの一例を示す路線図、第２１図及び
第２２図は夫々従来例の説明に用いる路線図である。図面における主要な符号の説明５２．７０：データ並べ替え回路、ＳＯ〜Ｓ３．ｋＯ〜に７：入力データ。 −１９６＝、７９，７９０．−晩８０ＤＺ命哩口２各第１６図り真含￥Ｕ３路第１６図ＥＭ１浬回路、第１６図Ｇぎ倉裡回路第１６図Ｆ〆貼８３Ｄ言含王星回量各第１６図Ｈ

Claims

【特許請求の範囲】

可変長符号化で得られた（１〜ｍ）ビットのサンプルを
ｎ個並べたブロック構造で供給される入力データに対し
、同じサンプルのビットが連続するように、ｎビット毎
に上記ブロック構造を分割するデータ並べ替え回路。