JPH0239571A - Thin film transistor - Google Patents
Thin film transistorInfo
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- 239000010409 thin film Substances 0.000 title claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract 3
- 239000010408 film Substances 0.000 description 17
- 239000010410 layer Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 11
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000576 coating method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009313 farming Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラインセンサーの駆動回路、アクティブマトリ
ックス型LCD駆動回路等に使用される薄膜トランジス
タ(以下、TPTという)に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a thin film transistor (hereinafter referred to as TPT) used in a line sensor drive circuit, an active matrix type LCD drive circuit, and the like.
現在OA (オフィースオートメーション)機器の軽薄
短小化が急速に進んでいる。例えばファクシミリの送信
側装置として重要な画像読取装置は縮小光学系と単結晶
Siを用いたCCD (電荷結合素子)の組合せにより
小型化が進んだ。Currently, office automation (OA) equipment is rapidly becoming lighter, thinner, and smaller. For example, an image reading device, which is important as a sending device in a facsimile, has been miniaturized by combining a reduction optical system and a CCD (charge-coupled device) using single-crystal Si.
そして最近ではこの縮小光学系の不要な等倍センサーが
主流となって来た。この等倍センサーのセンサーアレイ
の光導電層にはa −3i : H等が用いられており
、絶縁基板上に形成されている。Recently, 1x sensors that do not require this reduction optical system have become mainstream. A-3i:H or the like is used for the photoconductive layer of the sensor array of this same-size sensor, and it is formed on an insulating substrate.
そしてセンサーアレイからの信号を読み取る回路の実装
方法としては、外付のLSIを用いる方法と、センサー
アレイトと同一基板上にTPTを作り込む方法とがある
。デバイスの小型化という点を考慮すれば、前者よりも
後者の方法がはるかに有利である。TPTのチャンネル
が形成される活性層の材料としてはa−Siやρoly
−Siが用いられており、高速スイッチング速度が要求
される場合にはa−3iよりもキャリア移動度の大きい
poly−5Lが用いられている。Methods for mounting a circuit that reads signals from the sensor array include a method using an external LSI and a method of fabricating a TPT on the same substrate as the sensor array. Considering the miniaturization of devices, the latter method is far more advantageous than the former. Materials for the active layer in which TPT channels are formed include a-Si and ρoly.
-Si is used, and when high switching speed is required, poly-5L, which has higher carrier mobility than a-3i, is used.
別の例としてLCD (液晶デイスプレィ)についても
同様のことがいえる。すなわち単純マトリックスデイス
プレィを外付LSIで駆動する場合に比べて、TPTを
組み込んだアクティブマトリックスデイスプレィの方が
画面サイズが同一の場合には、後者の方がデバイスサイ
ズははるかに小さくなり、また表示品位も上である。The same thing can be said about LCDs (liquid crystal displays) as another example. In other words, compared to a simple matrix display driven by an external LSI, an active matrix display incorporating TPT has a much smaller device size when the screen size is the same; The display quality is also excellent.
ここで、これら等倍センサー、LCD駆動回路に従来か
ら使用されているTPTの一例を第2図に示す。この第
2図におけるTPTは絶縁基板1上に活性層5、ゲート
絶縁膜4、ゲート電極6、ソース2、ドレイン3を形成
した後、層間絶縁膜7を堆積し、そして眉間絶縁膜7に
コンタクトホールを開けた後、金属電極配線8を作製し
てなるものである。FIG. 2 shows an example of a TPT conventionally used in these equal-magnification sensors and LCD drive circuits. In the TPT shown in FIG. 2, after forming an active layer 5, a gate insulating film 4, a gate electrode 6, a source 2, and a drain 3 on an insulating substrate 1, an interlayer insulating film 7 is deposited, and a contact is made to the glabella insulating film 7. After the hole is opened, the metal electrode wiring 8 is fabricated.
このようなTFTにおいて、活性層にLPCVD法によ
り堆積したpoly−Si薄膜を用いた場合、このpo
ly−Siは導電型がn−のためNチャンネルトランジ
スタを作製した場合にデプレッション駆動タイプになる
。一方、Pチャンネルトランジスタはエンハンスメント
駆動する。そのため、このままPチャンネルトランジス
タと組合せてCMOSシフトレジスタを構成した場合、
前述した様にNチャンネルトランジスタのオン、オフ電
流値の比が小さいので、シフトレジスタの駆動周波数が
低い、消費電流が大きい等の問題が生じていた。In such a TFT, when a poly-Si thin film deposited by LPCVD is used as the active layer, this poly-Si thin film is deposited by LPCVD.
Since ly-Si has an n- conductivity type, it becomes a depression drive type when an N-channel transistor is manufactured. On the other hand, the P-channel transistor is driven by enhancement. Therefore, if a CMOS shift register is constructed by combining it with a P-channel transistor,
As mentioned above, since the ratio of the on/off current values of the N-channel transistor is small, problems such as a low driving frequency of the shift register and a large current consumption have arisen.
従来こうした問題を解決するために、Nチャンネルトラ
ンジスタの活性層にボロンをイオンインプランテーショ
ン法により注入して活性層の導電型をn−からp−にか
え、エンハンスメント駆動を実現していた。しかしなが
ら、この方法は装置コストが高い、スループットが低い
等の問題をかかえている。Conventionally, in order to solve these problems, boron was implanted into the active layer of an N-channel transistor by ion implantation to change the conductivity type of the active layer from n- to p-, thereby realizing enhancement drive. However, this method has problems such as high equipment cost and low throughput.
本発明はLPVCD法により堆積したpoly−Si
を用いる場合に、n−の導電型のためデプレッション駆
動するNチャンネルトランジスタの該po1y−Siを
ノンドープのままでエンハンスメント駆動をするように
し、このNチャンネルトランジスタを組み込んでCMO
Sシフトレジスタを構成した場合、オン、オフ電流値の
比を高め、シフトレジスタの駆動周波数を高めるととも
に消費電流を小さくし得るTPTを提供することを目的
とするものである。The present invention is based on poly-Si deposited by LPVCD method.
When using a CMO, the poly-Si of the N-channel transistor which is depletion driven due to its n- conductivity type is left undoped for enhancement drive.
It is an object of the present invention to provide a TPT that can increase the ratio of on and off current values, increase the drive frequency of the shift register, and reduce current consumption when configured as an S shift register.
本発明は絶縁基板上に作製した薄膜トランジスタにおい
て、薄膜トランジスタのチャンネルを形成する活性層が
ノンドープのpoly−Siであり、かつNチャンネル
トランジスタのしきい値電圧が2V以上、Pチャンネル
トランジスタのしきい値電圧が−5V以下であることを
特徴とするものである。The present invention provides a thin film transistor fabricated on an insulating substrate, in which the active layer forming the channel of the thin film transistor is made of non-doped poly-Si, and the threshold voltage of the N-channel transistor is 2V or more, and the threshold voltage of the P-channel transistor is 2V or more. is -5V or less.
このような本発明は、Nチャネルトランジスタのしきい
値電圧が2V以上、Pチャネルトランジスタのしきい値
電圧が−5V以下であれば。In the present invention, the threshold voltage of the N-channel transistor is 2V or more, and the threshold voltage of the P-channel transistor is -5V or less.
NチャネルおよびPチャネルを構成するpoly−3L
活性層がチャンネルドーピングされておらず、n−の導
電型のままでもエンハンスメント駆動することを知見し
たことに基づいて完成されたものである。poly-3L forming N-channel and P-channel
This was completed based on the finding that enhancement drive can be performed even when the active layer is not channel-doped and remains of n- conductivity type.
本発明において、Nチャンネルトランジスタのしきい値
電圧が2V未満、あるいはPチャンネルトランジスタの
しきい値電圧が−5Vを越えると、Nチャンネル、Pチ
ャンネルトランジスタのバランスがくずれ、正常なCM
O3動作をしなくなる。In the present invention, if the threshold voltage of the N-channel transistor is less than 2V or the threshold voltage of the P-channel transistor exceeds -5V, the balance between the N-channel and P-channel transistors will be lost, and normal CM
O3 stops working.
なお、トランジスタのしきい値電圧vthはv”r’D
−Vg (I。ニドレイン電流、vg:ゲート電圧)の
カーブを測定し、直線部分とVg軸との交点から求める
ことができる。Note that the threshold voltage vth of the transistor is v”r'D
-Vg (I. Nidorain current, vg: gate voltage) curve can be measured and determined from the intersection of the straight line portion and the Vg axis.
また、各チャンネルのトランジスタのおけるしきい値電
圧を所望値にするにはトランジスタの製造プロセス条件
を限定することにより、容易にコントロールすることが
できる。Furthermore, the threshold voltage of each channel transistor can be easily controlled to a desired value by limiting the transistor manufacturing process conditions.
ここで、本発明に係るTPTを作製する場合の一例を第
1図に示した工程図に基づいて説明する。Here, an example of manufacturing the TPT according to the present invention will be explained based on the process diagram shown in FIG.
(1)表面を十分に研磨した透明石英ガラス(5゜mm
X250mmX1.6mmt) 9を十分に洗浄した後
、活性層となるノンドープのpoly−Si薄膜を17
00人の厚さでLPCVD法により透明石英ガラス上に
製膜する。条件は以下の通りである。(1) Transparent quartz glass with a sufficiently polished surface (5゜mm
After thoroughly cleaning 9 (250 mm x 1.6 mm), remove the non-doped poly-Si thin film 17 that will become the active layer.
A film with a thickness of 0.00 mm is formed on transparent quartz glass by the LPCVD method. The conditions are as follows.
基板温度 629℃
SiH,流量 145 SCCM圧力
0.13 Torr
(2) poly−3L活性層10をパターニングに
より形成する(第1図(a)参照)。Substrate temperature: 629° C. SiH, flow rate: 145 SCCM pressure: 0.13 Torr (2) Poly-3L active layer 10 is formed by patterning (see FIG. 1(a)).
(3) poly−3i活性層を熱酸化し、1300
人の厚さのゲート絶縁膜11を形成する。酸化条件は以
下の通りである。(3) Thermal oxidation of the poly-3i active layer to 1300
A gate insulating film 11 with a human thickness is formed. The oxidation conditions are as follows.
挿入・とり出し温度 600℃熱酸化温度
1050℃昇温速度 3℃/+n1n
(4) poly−Siゲート電極12をLPCVD
法により約4000人の厚さで堆積する。Insertion/removal temperature: 600℃ thermal oxidation temperature
1050℃ heating rate 3℃/+n1n (4) LPCVD poly-Si gate electrode 12
It is deposited to a thickness of about 4,000 by the method.
(5) poly−3iゲート電極上にPSG膜を塗
布法により形成し、熱拡散(1000℃、30分)によ
りpoly−Siゲート電極を低抵抗化する。その後拡
散源となったPSG膜を除去する。(5) A PSG film is formed on the poly-3i gate electrode by a coating method, and the resistance of the poly-Si gate electrode is reduced by thermal diffusion (1000° C., 30 minutes). After that, the PSG film that served as a diffusion source is removed.
(6) poly−3iゲート電極12およびゲート
絶縁膜11を所定のチャンネル長でパターニングする(
第1図(b)参照)。(6) Patterning the poly-3i gate electrode 12 and gate insulating film 11 with a predetermined channel length (
(See Figure 1(b)).
(7) PSG (NチャンネルTPT作農の場合)
膜あるいはBSG(PチャンネルTPT作製の場合)膜
を塗布法により堆積後、熱拡散により、ソース13、ド
レイン14領域をセルファラインで形成後、拡散源とな
ったPSG膜あるいはBSG膜を除去する(第1図(c
)参照)。(7) PSG (for N-channel TPT farming)
After depositing a film or a BSG (in the case of P-channel TPT production) film by a coating method, the source 13 and drain 14 regions are formed by self-alignment by thermal diffusion, and then the PSG film or BSG film that has become a diffusion source is removed ( Figure 1 (c
)reference).
(8) LPCVD法によりPSG膜15を1μmの
厚さで堆積し、層間絶縁膜とする(第1図(d)参照)
。(8) Deposit a PSG film 15 with a thickness of 1 μm using the LPCVD method to form an interlayer insulating film (see Figure 1(d)).
.
製膜条件は以下の通りである。The film forming conditions are as follows.
基板温度 430℃SiH4流量
88 SCCMO,200
PH,8
圧力 0.20 Torr
(9) コンタクトホール16をあけ、ソース、ドレ
インからAI2電極配線17を取り出す(第1図(e)
参照)。Substrate temperature 430℃SiH4 flow rate
88 SCCMO, 200 PH, 8 Pressure 0.20 Torr (9) Open the contact hole 16 and take out the AI2 electrode wiring 17 from the source and drain (Fig. 1(e))
reference).
(10) プラズマ水素処理を行なう。(10) Perform plasma hydrogen treatment.
条件は以下の通りである。The conditions are as follows.
基板温度 350℃H2流t
100 SCCM圧力 CO
Torr
RFパワー 2401 (13,56
MHz)時 間 35
min上記したプロセスにより作製したTPTの活性層
をホールモビリティ−測定したところ、導電型はn−で
あった。また、しきい値電圧を測定したところ、Nチャ
ンネルは2V、Pチャンネルは−5Vであった。さらに
、これらのNチャンネルTPTとPチャンネルTPTを
組合せてCMO3を作り、シフトレジスタを構成したと
ころ、最高駆動周波数は2 MHz以上であった。Substrate temperature 350℃H2 flow t
100 SCCM pressure CO
Torr RF Power 2401 (13,56
MHz) time 35
minHole mobility measurement of the TPT active layer produced by the process described above revealed that the conductivity type was n-. Further, when the threshold voltage was measured, it was 2V for the N channel and -5V for the P channel. Furthermore, when a CMO3 was made by combining these N-channel TPTs and P-channel TPTs and a shift register was constructed, the maximum driving frequency was 2 MHz or more.
以上のように本発明は、絶縁基板上に作製したNチャン
ネルTPTのしきい値電圧を2V以上、PチャンネルT
PTのしきい値電圧を−5V以下としているため、チャ
ンネルを形成する活性層がノンドープのpoly−Si
であるn−の導電型を有していても、エンハンスメント
駆動し、従ってこれらNチャンネルTPTとPチャンネ
ルTPTを組合わせてCMOSシフトレジスタを構成し
た場合駆動周波数が高く、消費電流を小さくすることが
できる。As described above, in the present invention, the threshold voltage of the N-channel TPT fabricated on an insulating substrate is set to 2V or more, and the threshold voltage of the P-channel TPT is
Since the threshold voltage of PT is set to -5V or less, the active layer forming the channel is made of non-doped poly-Si.
Even if it has an n- conductivity type, it is driven by enhancement, so if a CMOS shift register is constructed by combining these N-channel TPTs and P-channel TPTs, the driving frequency is high and the current consumption can be reduced. can.
第1図は本発明に係るTPTを作製する場合の一例を示
す工程説明図である。
第2図は従来のTPTの断面図である。
1・・・絶縁基板 2,13・・・ソース
3.14・・・ドレイン 4,11・・・ゲ
ート絶縁膜5・・・活性層 6・・・ゲ
ート電極7.16・・・コンタクトホール 8・・・金
属電極配線9・・・透明石英ガラス
10・・・ノンドープpoly−Si活性層12・・p
oly−3iゲート電極
15・・・PSG膜 17・・・AQ電
極配線特許出願人株式会社リコー外1名
第2図FIG. 1 is a process explanatory diagram showing an example of manufacturing a TPT according to the present invention. FIG. 2 is a cross-sectional view of a conventional TPT. 1... Insulating substrate 2, 13... Source 3.14... Drain 4, 11... Gate insulating film 5... Active layer 6... Gate electrode 7.16... Contact hole 8 ...Metal electrode wiring 9...Transparent quartz glass 10...Non-doped poly-Si active layer 12...p
oly-3i gate electrode 15...PSG film 17...AQ electrode wiring patent applicant Ricoh Co., Ltd. and one other person Figure 2
Claims (1)
薄膜トランジスタのチャンネルを形成する活性層がノン
ドープのpoly−Siであり、かつNチャンネルトラ
ンジスタのしきい値電圧が2V以上、Pチャンネルトラ
ンジスタのしきい値電圧が−5V以下であることを特徴
とする薄膜トランジスタ。1. In a thin film transistor fabricated on an insulating substrate,
A thin film transistor characterized in that an active layer forming a channel of the thin film transistor is made of non-doped poly-Si, and a threshold voltage of an N-channel transistor is 2V or more, and a threshold voltage of a P-channel transistor is -5V or less. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63190796A JPH0239571A (en) | 1988-07-29 | 1988-07-29 | Thin film transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63190796A JPH0239571A (en) | 1988-07-29 | 1988-07-29 | Thin film transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0239571A true JPH0239571A (en) | 1990-02-08 |
Family
ID=16263886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63190796A Pending JPH0239571A (en) | 1988-07-29 | 1988-07-29 | Thin film transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0239571A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60187642A (en) * | 1984-03-05 | 1985-09-25 | Tanaka Kikinzoku Kogyo Kk | Sliding contact point material |
US5182584A (en) * | 1989-11-29 | 1993-01-26 | Mita Industrial Co., Ltd. | Multicolor developing device with improved movable frame arrangement |
-
1988
- 1988-07-29 JP JP63190796A patent/JPH0239571A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60187642A (en) * | 1984-03-05 | 1985-09-25 | Tanaka Kikinzoku Kogyo Kk | Sliding contact point material |
US5182584A (en) * | 1989-11-29 | 1993-01-26 | Mita Industrial Co., Ltd. | Multicolor developing device with improved movable frame arrangement |
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