JPH023291A - Double-implantation manufacture of zener diode - Google Patents

Double-implantation manufacture of zener diode

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JPH023291A
JPH023291A JP32957088A JP32957088A JPH023291A JP H023291 A JPH023291 A JP H023291A JP 32957088 A JP32957088 A JP 32957088A JP 32957088 A JP32957088 A JP 32957088A JP H023291 A JPH023291 A JP H023291A
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JP
Japan
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region
concentration
type
prescribed
substrate
Prior art date
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JP32957088A
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Japanese (ja)
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G Ellenberger Gary
ゲリー・ジー・エレンバーガー
E Gandi William Jr
ウィリアム・イー・ギャンディー,ジュニア
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Motorola Inc
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Abstract

PURPOSE: To manufacture the double implant of a Zehner diode without relatively relaying upon the variation of the characteristics of a starting substrate material by forming a uniformly doped N-type region to a prescribed depth in an N-type starting substrate by performing impurity implantation and an annealing process and a relatively shallow P-type region in the N-type region by giving shocks to a region below an opening through an ion implanting process, and then, fixing the final structure by performing an annealing process. CONSTITUTION: After a densely doped area 56 is formed in a substrate 50 by giving shocks to a substrate 50 by implanting ions into the region through the opening 52a of a masking layer 52, a heavily doped N<++> -type region 56 having a prescribed depth, concentration, and a concentration profile is formed by heating the region 56 for a prescribed period of time in an atmosphere controlled in accordance with a prescribed time-temperature profile and an oxide layer 58 is formed on the region 56. When shocks are given to the area 56 by implanting ions of the opposite polarity through the opening of the oxide layer 58, a heavily doped region 60 is obtained. After the region 60 is formed, a prescribed concentration and concentration profile of a P<+> -type impurity are obtained at the junction between the regions 56 and 60 by again annealing the structure thus obtained by using in accordance with prescribed time-temperature profile. Both the N- and P-type regions used for the formation of the P-N junction of a Zehner diode are controlled by performing a specific process and are not affected by the background concentration of a starting substrate material.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は一般にツェナーダイオードを製作する方法に関
する。更に詳細には、ダイオードの二つの半導体領域を
厳密に制御することにより、たとえば降伏電圧などの広
範囲な特性を有するデバイスの製作に必要な異なる出発
基板材料の数を少なくした、ツェナーダイオードの二重
インブラント製作法に関する。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention generally relates to methods of making Zener diodes. More specifically, by tightly controlling the two semiconductor regions of the diode, we reduced the number of different starting substrate materials needed to fabricate devices with a wide range of properties, e.g. breakdown voltage. Regarding the implant production method.

(従来技術および解決すべき課題) 従来技術の製作方法を使用して広範囲のツェナー電圧を
得るためには、特定の種々のドーパント濃度を備えた広
範囲な出発基板材料が必要でおる。
PRIOR ART AND PROBLEMS TO BE SOLVED In order to obtain a wide range of Zener voltages using prior art fabrication methods, a wide range of starting substrate materials with different specific dopant concentrations are required.

所要のPN接合およびその結果たるツェナー電圧をもた
らすような所定のドーパント濃度および濃度プロフッイ
ルとを作り出すために、加熱工程が温度および時間の双
方について広い範囲を包含しなければならない。ざらに
、特定の出発基板材料内部のドーパント濃度は、ロット
が異なればあるいは特定のウェーハ内部でもかなり変動
する可能性がおる。
The heating step must cover a wide range of both temperature and time to create the desired dopant concentration and concentration profile to yield the required PN junction and resulting Zener voltage. In general, the dopant concentration within a particular starting substrate material can vary considerably from lot to lot or even within a particular wafer.

従って本発明の一目的は、出発基板材料の特性の変化に
比較的依存しないツェナーダイオードの製作方法を提供
することである。
It is therefore an object of the present invention to provide a method of fabricating Zener diodes that is relatively independent of changes in the properties of the starting substrate material.

本発明の他の目的は、P型およびN型の双方の領域を出
発基板材料内に比較的制御した条件下で作り出すツェナ
ーダイオード製作方法を提供することでおる。
Another object of the present invention is to provide a Zener diode fabrication method that creates both P-type and N-type regions within the starting substrate material under relatively controlled conditions.

本発明の更に他の目的は任意の出発基板材料から数種の
異なるドーパント濃度を作り出すのに使用しうる被制御
プロセスを利用してバックグラウンドドーパント濃度を
作り出すツェナーダイオード製作方法を提供することで
ある。
Yet another object of the present invention is to provide a Zener diode fabrication method that creates a background dopant concentration using a controlled process that can be used to create several different dopant concentrations from any starting substrate material. .

(課題を解決するための手段) 前述および他の目的を達成するために、本発明に従った
ツェナーダイオード二重インブラント製作法は、以下の
諸段階から成っている。半導体基板を準備する段階;基
板内に所定の分量および深さまで第1の型の不純物原子
の第1の領域を形成する段階;基板および基板内に形成
した第1の領域を加熱および冷却して、前記第1の領域
内に前記第1の不純物の所定の濃度および濃度プロファ
イルをもたらす段階;前記第1の領域内に所定の分量お
よび深さまで第2の型の不純物の第2の領域を形成する
段階;ならびに基板および基板内に含まれている二つの
領域を所定の時間・温度プロファイルで加熱および冷却
して、前記第2の領域内に前記第2の不純物の所定の濃
度および濃度プロファイルとを作り出し、これにより前
記第1の領域と第2の領域との間に前記ツェナーダイオ
ードの降伏電圧を決定する接合を作り出す段階。
SUMMARY OF THE INVENTION To achieve the foregoing and other objects, a Zener diode dual implant fabrication method according to the present invention consists of the following steps. preparing a semiconductor substrate; forming a first region of a first type of impurity atoms in the substrate to a predetermined amount and depth; heating and cooling the substrate and the first region formed in the substrate; , providing a predetermined concentration and concentration profile of the first impurity within the first region; forming a second region of a second type of impurity to a predetermined amount and depth within the first region; and heating and cooling the substrate and two regions contained within the substrate at a predetermined time and temperature profile to form a predetermined concentration and concentration profile of the second impurity in the second region. creating a junction between the first region and the second region thereby determining a breakdown voltage of the Zener diode.

好適実施例においては、N型出発基板に対して、たとえ
ばリンのインブラントに続きアニール工程を行うことに
よって、所定の深さまで−様なドーピングのN型領域を
形成する。アニール工程は、通常、所望の−様なN型領
域だけでなく上層の酸化物層をも生成する。次にN型領
域の上方に作られた酸化物層を所定の場所で除去する。
In a preferred embodiment, an N-type starting substrate is formed with a -like doping N-type region to a predetermined depth, such as by a phosphorous implant followed by an annealing step. The annealing step typically produces the desired -like N-type region as well as the overlying oxide layer. The oxide layer created above the N-type region is then removed in place.

結果としての開口の下の領域をイオンインブラント工程
により衝撃し、先に作られているN領域内に比較的浅い
P領域を形成する。次にアニール工程を行って最終構造
を固定し、厳密に制御された濃度および濃度プロファイ
ルのN領域内に厳密に制御された濃度および濃度プロフ
ァイルとのP領域を生成する。
The area under the resulting opening is bombarded with an ion implant process to form a relatively shallow P region within the previously created N region. An annealing step is then performed to fix the final structure and create a P region with a tightly controlled concentration and concentration profile within the N region of tightly controlled concentration and concentration profile.

(実施例の詳細な説明) 第1図は、基板14、拡散領域16、上面接続体20お
よび誘電体層18から成る従来のツェナーダイオードの
概略断面図を示す。典型的な構造では基板はN型シリコ
ンでおり、拡散領域は濃くドープしたP型である。ホウ
素は拡散領域16にドープするのに便利な不純物でおり
、二酸化シリコンは誘電体層18に使用され、金属層2
0はTi−Ni−Agまたは他の金属とするのが便利で
おる。基板電極12もTi−Ni−Agまたは他の金属
とすることができる。
DETAILED DESCRIPTION OF THE EMBODIMENTS FIG. 1 shows a schematic cross-sectional view of a conventional Zener diode consisting of a substrate 14, a diffusion region 16, a top connector 20, and a dielectric layer 18. In a typical structure, the substrate is N-type silicon and the diffusion region is heavily doped P-type. Boron is a convenient impurity to dope into the diffusion region 16, silicon dioxide is used in the dielectric layer 18, and metal layer 2
Conveniently, 0 is Ti-Ni-Ag or other metal. Substrate electrode 12 may also be Ti-Ni-Ag or other metal.

第2図は、本発明に従って形成した、同様なツェナーダ
イオード30の断面の概略図でおる。ダイオード30は
上面34aと下部電極32とを備えた基板34を備えて
いる。上面34aはその上に誘電体層40と上部電極4
2とを備えている。基板34がシリコンでおる場合には
、二酸化シリコンまたは窒化シリコンが誘電体層40と
して有用であり、丁+−Ni−Aqは上部電極42また
は電極32として有用でおるが、他の金属も使用するこ
とができる。ドープ領域36は、イオンインブラントに
よって形成されるが、表面34aから基板34に貫入し
ている。
FIG. 2 is a cross-sectional schematic diagram of a similar Zener diode 30 formed in accordance with the present invention. Diode 30 includes a substrate 34 with an upper surface 34a and a lower electrode 32. The upper surface 34a has a dielectric layer 40 and an upper electrode 4 thereon.
2. If the substrate 34 is silicon, silicon dioxide or silicon nitride is useful as the dielectric layer 40, and Ni+-Ni-Aq is useful as the top electrode 42 or electrode 32, although other metals may also be used. be able to. Doped region 36, formed by ion implantation, penetrates substrate 34 from surface 34a.

ドープ領域38は、拡張または好ましくはイオンインブ
ラントにより形成することができ、ドープ領域36の内
部に横方向に存在し、上部電極42と接触している。領
域36と38との間のPN接合は降伏電圧すなわちツェ
ナー電圧を発生する。
Doped region 38 , which can be formed by extension or preferably by ion implantation, lies laterally within doped region 36 and is in contact with upper electrode 42 . The PN junction between regions 36 and 38 develops a breakdown voltage or Zener voltage.

第3A図〜第3E図は第2図に示す半導体接合を形成す
る好ましい方法を示す。第3A図において、基板50は
その上に開口52aを有する在来のマスキング@52を
備えている。基板50は代表的には第3A図に矢印で示
すように、開口52aを通してイオンで衝撃され、これ
により第3B図に示すように濃くドープされた比較的浅
い領域56を生成する。ドープ領域をその中に備えてい
る基板50は次に当業者には良く知られているように所
定の時間・温度プロファイルを用いて制御された雰囲気
内で加熱され、第3C図に示すように所定の深さ、濃度
および濃度プロファイルを有する濃くドープされたN+
十領領域56生成し、その上層に酸化物層58が形成さ
れる。
3A-3E illustrate a preferred method of forming the semiconductor junction shown in FIG. In FIG. 3A, substrate 50 includes a conventional masking @52 having an opening 52a thereon. Substrate 50 is typically bombarded with ions through opening 52a, as shown by the arrows in FIG. 3A, thereby creating a relatively shallow, heavily doped region 56, as shown in FIG. 3B. The substrate 50 with the doped region therein is then heated in a controlled atmosphere using a predetermined time-temperature profile as is well known to those skilled in the art, as shown in FIG. 3C. Heavily doped N+ with predetermined depth, concentration and concentration profile
A ten region 56 is generated, and an oxide layer 58 is formed on top of the region.

次に結果として得られた@造を、従来手段であけた酸化
物層58の開口を通して、最初の衝撃に使用したものと
は逆極性のイオンで衝撃する(第3D図)。この第2の
イオン衝撃は第3E図に示すように濃くPドープされた
領域60を生ずる。次にこの得られた構造を所定の時間
・温度プロファイルで再びアニールし、領域56と領域
60との間の接合にP十不純物の所定の濃度および濃度
プロファイルとを生ずる。
The resulting structure is then bombarded with ions of opposite polarity to those used for the initial bombardment through an opening in the oxide layer 58 made by conventional means (Figure 3D). This second ion bombardment produces a heavily P-doped region 60 as shown in Figure 3E. The resulting structure is then reannealed at a predetermined time and temperature profile to produce a predetermined concentration and concentration profile of P impurity at the junction between regions 56 and 60.

図面から理解されるとおり、ツェナーダイオードのP−
N接合を形成するのに使用するN領域とP領域とは共に
特定のプロセスを行って制御され、出発基板材料のバッ
クグラウンド濃度には左右されない。たとえば、第3B
図に示す領域56の不純物濃度プロファイルを第4A図
に示しておるが、ここで曲線60はN++イオンの濃度
対基板材料内の深さの関係を表わしており、曲線61は
出発基板材料50のバックグラウンド濃度を表わしてい
る。点線68は第1のインブラント領域の所要の初期深
さを表わしている。第4B図は第3C図に示すようなア
ニール工程後の領IIj、56の濃度プロファイルを示
す。第4C図の曲線64は第2のイオンインブラントか
ら生ずる領域60のP+イオンの代表的な濃度プロファ
イルを示す。第4D図の曲線66はアニール工程後の領
域60のP+イオンの濃度プロファイルを示す。そして
P+イオンの所要の濃度だけでなく、曲線62と交差す
るときの曲線66の濃度の変化割合すなわち傾斜を形成
するのにもアニール工程か19立つことがわかる。すな
わち、本発明の方法によって、N+イオンの濃度すなわ
ち第4D図の曲線62の高さだけでなく、P+イオンの
濃度と濃度の変化割合すなわち第4D図の曲線66の(
辰幅および傾斜をも制御することができる。ツェナー電
圧を決定すると共に、わかるとあり、本発明の二重イン
ブラントプロセスを利用してはるかに制御可能となるの
は曲線66と62との間のこの接合である。
As understood from the drawing, the P− of the Zener diode
Both the N and P regions used to form the N-junction are controlled by a specific process and are independent of the background concentration of the starting substrate material. For example, 3rd B
The impurity concentration profile of the illustrated region 56 is shown in FIG. 4A, where curve 60 represents the concentration of N++ ions versus depth within the substrate material, and curve 61 represents the concentration of N++ ions versus depth within the substrate material 50. It represents the background concentration. Dotted line 68 represents the required initial depth of the first implant region. FIG. 4B shows the concentration profile of region IIj, 56 after the annealing step as shown in FIG. 3C. Curve 64 in FIG. 4C shows a typical concentration profile of P+ ions in region 60 resulting from the second ion implant. Curve 66 in FIG. 4D shows the concentration profile of P+ ions in region 60 after the annealing step. It can be seen that the annealing step is required not only to obtain the required concentration of P+ ions but also to form the rate of change, or slope, of the concentration of curve 66 when it intersects curve 62. That is, by the method of the present invention, not only the concentration of N+ ions, that is, the height of curve 62 in FIG. 4D, but also the concentration of P+ ions and the rate of change of the concentration, that is, the height of
The width and slope of the bow can also be controlled. It is this junction between curves 66 and 62 that determines the zener voltage and is known to be much more controllable utilizing the dual-implant process of the present invention.

好ましい方法について2段階のイオンインブラントから
成るものとして本発明を説明したが、当業者に公知の他
のインブラントプロセスをインブラントプロセスのいず
れか一方または他方または両方に置換えることができる
ことを理解すべきでおる。その他に、第2のイオンイン
ブラント段階は、たとえば、本発明の譲受人に譲渡され
た同時係属の米国特許出願第588.628Mに記載さ
れている高温短時間アニールプロセスである。典型的な
従来技術のツェナーダイオードは、たとえば、第4D図
の曲線66と曲線61との交差に従って変る。
Although the present invention has been described as comprising a two-step ion implantation for the preferred method, it is understood that other implantation processes known to those skilled in the art can be substituted for either or the other or both of the implantation processes. I should do it. Alternatively, the second ion implant step is, for example, a high temperature short time anneal process as described in co-pending US patent application Ser. No. 588.628M, assigned to the assignee of the present invention. A typical prior art Zener diode varies, for example, according to the intersection of curves 66 and 61 in FIG. 4D.

わかるとおり、この交差は線61で示される出発基板の
あまり制御されないバックグラウンド不純物レベルに依
存するばかりでなく、各種出発基板材料によって変る曲
線61の公称レベルによっても変る。
As can be seen, this intersection not only depends on the less controlled background impurity level of the starting substrate, shown by line 61, but also depends on the nominal level of curve 61, which varies with different starting substrate materials.

前述の方法に加えて、濃度および濃度プロファイルは共
に出発材料に第1および第2の不純物領域を形成し、次
にアニール工程を1回だけ行って濃度および濃度プロフ
ァイルを所要値に変えることにより制御することができ
る。前述のプロセスの場合のように、両不純物領域の濃
度および濃度プロファイルとを共に変えてこれら二つの
領域間の接合に所要の特性を与え、これにより所要のツ
ェナーダイオード特性を得る。たとえば、第4D図に曲
線62として示した比較的一定の濃度を有する第1の不
純物領域は事実、これに限らないが、第4D図に曲線6
6として示した第2の不純物領域のものと同様な曲線を
含むほとんどどんな所要の濃度および濃度プロファイル
を持つこともできる。
In addition to the aforementioned methods, both the concentration and concentration profile can be controlled by forming first and second impurity regions in the starting material and then performing a single annealing step to change the concentration and concentration profile to the desired values. can do. As in the previously described process, the concentration and concentration profile of both impurity regions are varied together to give the junction between these two regions the desired properties, thereby obtaining the desired Zener diode properties. For example, the first impurity region having a relatively constant concentration shown as curve 62 in FIG.
It can have almost any desired concentration and concentration profile, including a curve similar to that of the second impurity region shown as 6.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、従来技術により形成した代表的なツェナーダ
イオードの概略断面図を示す。 第2図は、本発明に従って形成したツェナーダイオード
の概略断面図を示す。 第3A図〜第3E図は、本発明のツェナーダイオードの
製作過程にあける各段階での概略断面図を示す。 第4A図〜第4D図は製作過程の各段階における出発基
板内の各種不純物の濃度対深さプロファイルの関係を示
すグラフである。 32・・・下部電極、 34.50・・・基板、36、
38.60・・・ドープ領域、 18、40・・・誘電体層、 42・・・上部電極。
FIG. 1 shows a schematic cross-sectional view of a typical Zener diode formed according to the prior art. FIG. 2 shows a schematic cross-sectional view of a Zener diode formed in accordance with the present invention. 3A to 3E show schematic cross-sectional views at various stages in the manufacturing process of the Zener diode of the present invention. Figures 4A-4D are graphs showing the relationship between the concentration of various impurities in the starting substrate versus the depth profile at each stage of the fabrication process. 32... Lower electrode, 34.50... Substrate, 36,
38.60... Doped region, 18, 40... Dielectric layer, 42... Upper electrode.

Claims (1)

【特許請求の範囲】 1、ツェナーダイオードを製作する方法であって; 第1の表面を有する半導体出発材料を準備する段階; 前記出発材料内にあいて前記第1の表面まで延ばして、
第1の不純物の所定の第1の濃度および濃度プロファイ
ルを有する第1の領域を形成する段階; 前記第1の領域内において前記第1の表面まで延ばして
、第2の不純物の所定の第2の濃度および濃度プロファ
イルを有する第2の領域を形成する段階;ならびに 前記出発材料、前記第1の領域、および前記第2の領域
を加熱および冷却し、改変した第1の領域および改変し
た第2の領域を形成して、前記改変した第1の領域が所
定の改変した第1の濃度および濃度プロファイルを有し
、前記改変した第2の領域が所定の改変した第2の濃度
および濃度プロファイルを有するようにし、以て前記改
変した第1の領域と前記改変した第2の領域との間に、
当該ツェナーダイオードの降伏電圧を決定する接合を作
る段階; から成ることを特徴とする方法。 2、ツェナーダイオードを製作する方法であって、ツェ
ナー接合を形成する二つの不純物領域の濃度および濃度
プロファイルとを厳密に制御し、以てツェナーダイオー
ド特性の予測可能性および出発材料の特性変化に対する
非依存性をもたらすことを特徴とする方法。
Claims: 1. A method of fabricating a Zener diode, comprising: providing a semiconductor starting material having a first surface; extending within the starting material to the first surface;
forming a first region having a predetermined first concentration and concentration profile of a first impurity; forming a second region having a concentration and concentration profile of; and heating and cooling the starting material, the first region, and the second region to form a modified first region and a modified second region. forming a region, the modified first region having a predetermined modified first concentration and concentration profile, and the modified second region having a predetermined modified second concentration and concentration profile. between the modified first region and the modified second region,
A method characterized in that it consists of: creating a junction that determines the breakdown voltage of the Zener diode. 2. A method for manufacturing a Zener diode, in which the concentration and concentration profile of the two impurity regions forming the Zener junction are strictly controlled, thereby ensuring predictability of the Zener diode characteristics and immunity to changes in the characteristics of the starting material. A method characterized by causing dependence.
JP32957088A 1988-01-11 1988-12-28 Double-implantation manufacture of zener diode Pending JPH023291A (en)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344858A (en) * 2005-06-10 2006-12-21 Renesas Technology Corp Semiconductor device and manufacturing method thereof
US8375602B2 (en) 2007-10-19 2013-02-19 Asics Corporation Shoe having lace fitting structure
WO2019198614A1 (en) * 2018-04-13 2019-10-17 株式会社デンソー Semiconductor device and production method for same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344858A (en) * 2005-06-10 2006-12-21 Renesas Technology Corp Semiconductor device and manufacturing method thereof
US8375602B2 (en) 2007-10-19 2013-02-19 Asics Corporation Shoe having lace fitting structure
WO2019198614A1 (en) * 2018-04-13 2019-10-17 株式会社デンソー Semiconductor device and production method for same
JP2019186463A (en) * 2018-04-13 2019-10-24 株式会社デンソー Semiconductor device and manufacturing method thereof
US11322584B2 (en) 2018-04-13 2022-05-03 Denso Corporation Semiconductor device and manufacturing method for same

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