JPH023173A - 半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理及びメモリＬＳＩ（高集積回路）の半導
体回路に係り、特に配線長が大きくそれに伴う浮遊容量
の大きな信号線の高速駆動に好適な半導体回路に関する
。

〔従来の技術〕

従来の論理及びメモリＬＳＩで、信号の伝達に広く用い
られている回路に第３図に示す電流切換回路Ｃ８Ｃとエ
ミッタホロアを組合せた回路がある。この回路は、浮遊
容量Ｃｗの大きい信号線をエミッタホロアＱ８Ｇ、　Ｑ
３１で駆動する回路であり。

信号の立ち上り時には、エミッタホロアでＣｗを高速に
充電し、立ち下り時には、常時流し続ける電流（エミッ
タホロア電流）工δｏ、　Ｉｓｌで高速に放電すること
に特徴がある。

〔発明が解決しようとする課題〕

しかし上記従来技術では、浮遊容量の大きな信号線を比
較的大きな電圧振幅（論理信号振幅）で駆動するため、
特に立ち下り時の遅延時間の高速化が難かしく、論理及
びメモリＬＳＩの高速化を図るうえでの課題となってい
る。

本発明の目的は、信号線長が大きくなり浮遊容量が増加
しても、遅延時間の増加が小さくて済む半導体回路を提
供することにある。

尚、この種の回路に関連するものに、例えば、特許公報
昭６０−３４２４９号に記載のような半導体回路がある
。

〔課題を解決するための手段〕

上記目的は、浮遊容量の大きい信号線の論理信号振幅を
極力小さくすることにより、充放電に要する遅延時間の
増大を軽減し高速化を図ることにより達成される。

〔作用〕

すなわち、浮遊容量の大きい信号線にエミッタを接続し
たベース接地動作をするトランジスタを設け、このトラ
ンジスタのコレクタから信号を取り出すことにより、上
記信号線の論理信号振幅は小さくても、上記トランジス
タのコレクタ部で得られる論理信号振幅を次段の論理回
路へ伝達することができる。これにより信号伝達時の動
作余裕度を減することなく高速化が可能である。

〔実施例〕

以下、本発明の一実施例を第２図により説明する。この
回路は、トランジスタＱ　１　ｏ　ｔ　Ｑ　１１及び電
流源１ｔａで構成された電流切換回路と、ベース接地ト
ランジスタＱｚｏ、　Ｑｘｚを主に構成された検出回路
ＳＡと、エミッタホロアを主に構成された出力回路ＯＢ
とからなっている。

電流切換回路では、入力信号ＤＩＮと参照電圧Ｖａｓｓ
とが比較され、トランジスタＱＩＯ及びＱｔｔのうち、
ベースが高電位に駆動されたトランジスタから駆動電流
１１０が流れる。この電流は、検出回路ＳＡのトランジ
スタＱｘｏを介して負荷抵抗Ｒｘｏに論理信号振幅を生
ずる。すなわち負荷抵抗Ｒｈｏには駆動電流ＩＬＯとバ
イアス電流Ｉｚｏが流れ。

負荷抵抗Ｒｚｔにはバイアス電流Ｌａｘのみが流れそれ
ぞれの値に対応した信号振幅が負荷抵抗に生ずる。この
信号を出力回路ＯＢのエミッタホロアで出力信号Ｄｏｕ
ｒ及びＤ　ＯＵＴとして取り出すことにより、次段の回
路へ信号を伝達することが可能となる。この時検出回路
ＳＡ及び出力回路ＯＢを次段の回路に接近させてレイア
ウトすることにより。

エミッタホロア出力部の浮遊容量を小さくすることがで
きるので、エミッタホロア電流Ｉ３０及びＩ３１は比較
的小さな電流で充分高速化が可能である。またベース接
地トランジスタの作用により、信号線５Ｇｘｏ及び５Ｇ
ＩＩの電位変化は、電流変化分に相当するベース・エミ
ッタ順方向電圧ＶＢＨの変化分のみであり数１０ｍＶ程
度となる。このため浮遊容ＪｉＣｗの充放電が小さくな
り高速化できる。以上は論理信号を次段に伝達する半導
体回路に本発明を適用した場合について述べた。

次に本実施例のラッチ回路化について述べる。

この回路をラッチするためには、出力信号Ｄ　ＯＵＴ　
ｔｌ）ｏｕＴをトランジスタＱＩＯＩ　Ｑｔｔで構成す
る電流切換回路に、再び配線長の大きい信号線を介して
戻す必要がある。この繁雑さを回避する為の本発明のも
う１つの実施例を第１図に示す。

検出回路ＳＡ及び出力回路ＯＢの構成及びその動作は第
２図と同様であるが、電流切換回路Ｃ８の構成が次の様
に第２図と異なっている。

ラッチ用の同期信号（以下クロック信号と呼ぶ）は、第
２の参照電圧ＶＢＢ＋と比較され、クロック信号ＣＬＫ
が高電位時、駆動電流１１ＧはトランジスタＱ１４を流
れる。従って入力信号Ｉ）ｒｓが有効となり、出力信号
ＤＯυ丁及びＤ　ＯＵＴは、入力信号ｏｒｓにより決ま
るとともに、入力信号の変化に対応して変化する。この
状態を一般にラッチ・スルー状態と呼ぶ、一方クロック
信号ＣＬＫが低電位に変化すると、駆動電流Ｉｌｏはト
ランジスタＱ１３から流れる様になる。この時電流切換
回路を構成するトランジスタＱｌｘとＱｌｓのいづれが
導通するかは、入力信号ＤＩＮの状態によって決る６す
なわち［）ｒＮが高電位時には、駆動電流Ｉｔｏは抵抗
Ｒｔ。

より流れていたため、トランジスタＱＬ２のベース電位
は、トランジスタＱｚｓのベース電位より低くなってい
る。このためトランジスタＱ１６に切換った駆動電流１
１０は、トランジスタＱｓｓから流れる。

トランジスタＱ１ｇのコレクタは、抵抗ＲＩＯに接続さ
れているため、駆動電流は、トランジスタＱ１４からＱ
１８へと切り換っても、トランジスタＱ１ｓを介して再
び抵抗ＲＩＯから流れる。その後入力信号ＤＩＮが変化
しても、駆動電流はすでにトランジスタＱ１Ｂから流れ
ているため、出力信号の状態は保持されるにの状態をラ
ッチ状態と呼ぶ。

この時、ベース接地トランジスタＱｘｏ及びＱ２１の作
用により、信号線５Ｇｌｏ及び５Ｇｔｚの電位変化は小
さくて済むため、第２回と同様の高速化が期待できる。

この回路で抵抗ＲＩＧとトランジスタＱｘｘのベース及
び抵抗Ｒ１１とトランジスタＱ１δのベース間は直接結
線しても、動作可能であるが、出力回路ＯＢと同様のレ
ベルシフト回路ＬＳを挿入しても良い。

ここに抵抗Ｒ１ｏ及びＲｘｚは、浮遊容量の小さい抵抗
であることが好ましく、例えば、ポリシリコン抵抗ある
いはｎ形拡散抵抗が好適である。

次にもう１つのラッチ回路に本発明を適用した例を第４
図に示す、検出回路ＳＡ及び出力回路ＯＢの構成及びそ
の動作は、第２図の実施例と同様であるが、電流切換回
路Ｏ８の構成が次の様に第２図と異なっている。この回
路は、トランジスタＱｚｔ及びＱ　４１のベース電位を
高、中間及び低電位の３値に駆動することに特徴があり
、その詳細は、特開昭６１−２９２１３号に開示されて
いる。入力信号ＤｒＮは駆動電流Ｉ４０を切換えるトラ
ンジスタＱ４０とＱ　４　ｔで構成される電流切換回路
へも供給される。

この電流切換回路の出力は、トランジスタＱ４７゜Ｑ４
δ及びダイオードＤ４０．　Ｄ４１を介して、クロック
信号ＣＬＫを入力とし、トランジス５０口〜Ｑ　４１１
で構成される電流切換回路へと供給される。

この回路でＣＬＫが低電位時には、トランジスタＱ４Ｂ
を介して、トランジスタＱ１１及びＱ４１のベースには
、参照電圧ＶＢＢとして中間電位が供給される。この中
間電位は入力信号ＤＩ１１の高電位と低電位の中間に設
定されるため、出力信号ＤＯυ丁及びＤ　ｏｕｔはＤｒ
Ｎに依存する。（ラッチスルー状態）今ＤＩＮが高電位
を保ったまま、クロック信号ＣＬＫが高電位に変化した
時、ＶａＢは高電位に変化する。この高電位を入力信号
ＤＸＮの高電位より更に高く設定することにより、その
後Ｄｘｓが低電位に変化しても出力信号Ｄ　００丁及び
ＤＯυ丁は保持される（ラッチ状態）、−カス力信号Ｄ
ｒＮが低電位時に、クロック信号ＣＬＫが高電位に変化
した時、参照電圧ＶａａはＤＩＮの低電位より更に低い
低電位に駆動されるため、その後、Ｄ■ｓが変化しても
出力信号が保持される。この例でも信号線５ＧＩＯ及び
５Ｇｔｔの電位変化を小さく抑えることができるため、
高速化が可能である。

以上の実施例では、ベース接地トランジスタのベースは
共通に接続され、一定の電圧が印加される例について述
べてきた。しかし雑音耐性を考えると次の点から両トラ
ンジスタのベースを分離し、別々の電源回路で駆動する
のが好ましい。すなわち信号線５Ｇｚｏの電位変化が、
トランジスタＱ２０のベース・エミッタ間容量を介して
バイアス電圧ＶＢ２０に電位変化（ノイズ電圧）を生ず
る。このノイズ電圧によりＶＢＥが変化するためそれに
応じトランジスタＱｚｔのエミッタ電流が変化し、本来
一定である１）ｏｔ＋ｔにノイズ電圧を生ずる。一方上
記実施例では両ベースが同一電位で駆動されているため
、駆動電流が流れた時ＶＢＢが数１０ｍＶ程度増大する
。これに伴い浮遊容量Ｃｗの充放電が必要である。従っ
てｖＢＥの変化分をも補償することにより更に高速化が
可能となる。

第５図にベース接地トランジスタのベース電位を補償す
る実施例を示す。第２図に示した駆動電流１１０がトラ
ンジスタＱｚｏから流れた場合についてこの回路動作を
説明する。丁ｌｏのために、トランジスタＱｚｏのＶＢ
Ｂが増大し始めると、トランジスタＱｚｚのベース電位
が参照電圧Ｖａａｓよりも低くなる。このため、バイア
ス電流Ｉｚｚの分流比に変化が起り、信号線５ＧＩＯの
電位がＶａａと等しくなる様にトランジスタＱｘｘから
の電流は減少し。

トランジスタＱｘｓからの電流が増加する。この結果信
号線５Ｇ１ｏの電位変化をより小さくすることが可能と
なり、浮遊容量Ｃｗの充放電にる遅延時間の増加を小さ
くすることができる。

抵抗ＲＸＸ及びＲｚｓは、バイアス電流により、トラン
ジスタＱ２０及びＱｘｓのベースを駆動するための負荷
抵抗である。また第２図に示した駆動電流１１０がトラ
ンジスタＱｚｚから流れた場合、バイアス電流Ｉ！ｇの
、トランジスタＱｚａとＱｚｌｌの分流比を変化させる
ことによりＱｚｔのベース電圧を補償している０以上は
バイアス電流Ｉｚ２及びＩ２δを負荷抵抗ＩＲｚｚ及び
Ｒｚｓに流すことによりトランジスタＱｚｏ及びＱｘｘ
のベース電位を補償しているが抵抗Ｒｚｚ及びＲｚｓの
代りにダイオードを用いても同様の効果が得られる。

以上の実施例ではすべて、差動の出力信号を例に述べて
きたが、差動が不必要な時は、例えば、負荷抵抗Ｒ２１
を省略し、出力信号Ｄ　ｏｕｒのみを用いることも可能
である。

また入力信号ＤＩＮ及びクロック信号ＣＬＫは全て単一
の信号で説明してきたが、参照電圧ＶＢＢＩ及びＶｎａ
ｚに代えてＤｒＮ及びＣＬＫを用いる。すなわち差動入
力とすることも容易に可能である。

更にα線等による論理回路特にラッチ回路が誤動作する
、いわゆるソフトエラーを防止するための実施例につい
て説明する。一般にバイポーラトランジスタは第６図に
示すデバイス構造から構成されている。そしてコレクタ
Ｃはｎ形埋込層Ｎ＋ＢＬ層でＰ基板と接している。この
ためα線によりＰ基板内で発生した雑音電荷（電子）は
Ｎ＋ＢＴ、層に吸収される。すなわちコレクタＣからノ
イズ電流が流れ出すことになる。このノイズ電流がラッ
チ回路動作に与える影響について第１図の実施例で説明
する。

トランジスタＱＩＯにα線が入射した場合、ノイズ電流
は、コレクタに接続された負荷ＲＩＯから流れるため、
トランジスタＱｈｘのベース電位は本来の電位より低い
電位となる。この時トランジスタＱｘｘのベース電位が
トラジスタＱ１δのベース電位よりも高い状態を保つこ
とができれば、ラッチ回路が誤動作することがない。し
かしノイズ電流により、Ｑｘｚのベース電位がＱ１３の
ベース電位より低くなると、駆動電流Ｉｚｏはトランジ
スタＱ１３を介して抵抗ＲＩＯより流れ、出力信号の反
転が起る。

すなわちソフトエラーを起してしまう。これを防止する
には、例えばエミッタＥを抵抗ＲＩＯと接続、コレクタ
ＣをトランジスタＱＬ４のコレクタに接続し、Ｐ基板内
で発生した雑音電荷によるノイズ電流が直接、論理信号
振幅を決める抵抗Ｒ１０から流れない様にすることであ
る。

これを可能にするには１．トランジスタ特性として逆方
向特性が順方向特性に近い良好な特性を有していること
が望ましい。

〔発明の効果〕

以上述べた如く本発明によれば、−４，遊客量の大きい
信号線の論理振幅を小さくし、同容量の充放電に要する
時間を短縮できるので、論理信号を高速に伝達すること
ができる。本発明を例えばメモリＬＳＩ適用すれば、ア
クセス時間を短縮できる効果がある。

特に、配線長が長くなる入力回路と内部回路間の信号線
及び内部回路と出力回路間の信号線に本発明を適用すれ
ば効果的である。

以上１本発明の実施例をバイポーラトランジスタのみを
用いて説明したが、ＭＯ８形トランジスタを回路の一部
に使用しても同一の効果が得られる。特に効果的なのは
、例えば第２図のトランジスタＱ　ｓ　ｏ　、　Ｑ　１
１及び電流源Ｉｔｏで構成する電流切替回路をＭＯ８形
トランジスタで構成する方法である。

【図面の簡単な説明】

第１図は一実施例のラッチ回路図、第２図は本発明の実
施例の論理回路図、第３図は従来例の論理回路図、第４
図は、他の実施例のラッチ回路図。 第５図は、バイアス電位を発生する回路図、第６図はト
ランジスタの断面図である。 Ｑ１０”Ｑ２１・・・ベース接地動作をするトランジス
タ、Ｓ　Ｇ　１０−　Ｓ　Ｇ　ｓｘ＝・信号線、Ｒ１０
−Ｒｓｘ・＝抵抗、Ｃ８・・・電流切替回路、ＳＡ・・
・検出回路、ＯＢ・・・出弄 園

Claims (1)

【特許請求の範囲】
1. １、ベース接地動作をするトランジスタのエミッタが信
   号線に接続され、その信号線に流れる電流値に応じた信
   号振幅を上記トランジスタのコレクタから取り出す回路
   に於いて、その電流値の切替え又は駆動がラッチ機能を
   有する回路によつて行われることを特徴とする半導体回
   路。