JPH02311931A - Information processor - Google Patents
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- JPH02311931A JPH02311931A JP1132654A JP13265489A JPH02311931A JP H02311931 A JPH02311931 A JP H02311931A JP 1132654 A JP1132654 A JP 1132654A JP 13265489 A JP13265489 A JP 13265489A JP H02311931 A JPH02311931 A JP H02311931A
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、特に仮想記憶方式のページングを用いた情報
処理′IAnにおいて、ミスページ処理制御に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to mispage processing control, particularly in information processing 'IAn using virtual memory paging.
(従来の技術)
近年、利用者が処理するのに適した仮想的な記憶空間を
利用する仮想記憶方式が用いられている。上記仮想記憶
方式にはメモリをページと呼ばれるブロックに分割して
、利用者が自由に当該ページを用いるページング方式が
ある。(Prior Art) In recent years, virtual storage systems have been used that utilize virtual storage spaces suitable for processing by users. Among the virtual storage systems mentioned above, there is a paging system in which memory is divided into blocks called pages, and users can freely use the pages.
従来の上記ページング方式を用いたCPUの動作をマイ
クロ命令により!1011するマイクロプログラムの実
行を第2図の概略フローヂャートを用いて説明する。The operation of the CPU using the conventional paging method described above can be performed using microinstructions! The execution of the microprogram 1011 will be explained using the schematic flowchart of FIG.
まず、上記マイクロプログラムは、処理1を実行すると
きロード命令により主記憶装置をアクセスして、アクセ
スするアドレスが上記ページ上に存在する場合には当該
アドレスをアクセスして処理1を実行する。処理1が終
了するとマイクロプログラムは、処理2を実行するため
に処理1と同様にロード命令により主記憶装置をアクセ
スして処理2を実行して処理n−1まで実行する。処理
0の実行時にマイクロプログラムは、ロード命令により
上記m@aをアクセスするアドレスが上記ページ上に存
在しない場合には、所謂ミスページが発生する。ミスペ
ージが発生するとオペレーションシステム(O8)は、
2次記憶装置、通常は磁気ディスク装訂から該当するペ
ージを主記憶装置にロードして処理を実行する。First, when executing process 1, the microprogram accesses the main storage device by a load instruction, and if the address to be accessed exists on the page, the microprogram accesses the address and executes process 1. When processing 1 is completed, the microprogram accesses the main storage device by a load instruction in the same manner as processing 1 to execute processing 2, and executes processing 2 up to processing n-1. When the microprogram executes process 0, if the address to access m@a by the load instruction does not exist on the page, a so-called miss page occurs. When a mispage occurs, the operation system (O8)
The relevant page is loaded from the secondary storage device, usually a magnetic disk, into the main storage device and processing is executed.
上記磁気ディスク装置から該当するページをロードする
場合は、l10(入出力装置)を用いるためロードする
までかなりの時間を要するものであり、CPUの処理能
力に影響を与えるもであった。When loading a corresponding page from the above-mentioned magnetic disk device, it takes a considerable amount of time to load because the I10 (input/output device) is used, which affects the processing capacity of the CPU.
(発明が解決しようとする課題)
従来の4!置は、ミスベージが発生して磁気ディスク装
置から該当するページをロードするには時間を要するた
め、CPLJの処理能力の低下を招くおそれがあった。(Problems to be solved by the invention) Conventional 4! In this case, when a miss page occurs, it takes time to load the corresponding page from the magnetic disk device, which may lead to a decrease in the processing capacity of the CPLJ.
また、主記憶装置から磁気ディスク装置にページをロー
ドしてミスベージの割込みが復帰した後、割込み発生時
のデータを保持していないためマイクロプログラムは、
再度処理1から実行するため、当MCPLJを備えたv
t置全全体処理を低下させる問題点があった。In addition, after the page is loaded from the main storage device to the magnetic disk device and the mispage interrupt is restored, the microprogram will not retain the data at the time of the interrupt occurrence.
In order to execute from process 1 again, v equipped with this MCPLJ
There was a problem in that the overall processing was degraded.
本発明は、上記に鑑みてなされたものであり、その目的
としては、割込みが発生したときのデータを保持して、
割込みが復帰したときに当該データの割込み発生のとき
から処理を実行することにより、CPLJの処理時間の
低下を防止する情報処理装置を提供することにある。The present invention has been made in view of the above, and its purpose is to retain data when an interrupt occurs,
An object of the present invention is to provide an information processing device that prevents a reduction in CPLJ processing time by executing processing from the time when the interrupt occurs when the interrupt returns.
[発明の構成]
(課題を解決するための手段)
上記目的を達成するため、本発明は、プログラムの実行
中に当該プログラムにより処理されたデータを保持する
複数のレジスタ群と、この複数のレジスタのうち任意の
レジスタ群を選択して当該任意のレジスタに保持してい
るデータを出力する複数のセレクタと、
前記プログラムの実行中に割込みが発生すると当該割込
みを判別する割込み判別手段と、この割込み判別手段に
より割込みが判別されると前記複数のレジスタ群のうち
前記プログラムにより処理されたデータを保持するレジ
スタ群をライト禁止にする第1IIItl1手段と、前
記割込み判別手段により割込みの復帰を判別すると前記
第1iIJtl1手段によりデータのライト禁止のレジ
スタに保持しているデータを前記セレクタにより出力す
る第2制御手段と、を備えたことを要旨とする。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention provides a plurality of register groups that hold data processed by a program during execution of the program, and a plurality of registers. a plurality of selectors that select an arbitrary group of registers among them and output the data held in the arbitrary register; an interrupt discrimination means that discriminates the interrupt when an interrupt occurs during execution of the program; 1IIItl1 means for prohibiting writing to a register group that holds data processed by the program among the plurality of register groups when the interrupt is determined by the determining means; The present invention further comprises a second control means for outputting, by the selector, data held in a data write inhibited register by the first iIJtl1 means.
(作用)
上記構成を備えた情報処理装置においては、プログラム
の実行中に割込みが発生すると複数のレジスタ群のうち
当該プログラムにより処理されたデータを保持するレジ
スタ群をライト禁止にする。前記割込みが復帰すると前
記複数のレジスタ群のうちデータのライト禁止のレジス
タのデータをセレクタに供給されて、当該データにより
プログラムが実行するので、割込み発生によるCPUの
処理時間の遅延を防止できる。(Operation) In the information processing device having the above configuration, when an interrupt occurs during execution of a program, a register group that holds data processed by the program among a plurality of register groups is prohibited from being written. When the interrupt returns, the data of the write-inhibited register among the plurality of registers is supplied to the selector, and the program is executed based on the data, so that delays in CPU processing time due to the occurrence of the interrupt can be prevented.
(実施例) 以下、図面を用いて本発明の詳細な説明する。(Example) Hereinafter, the present invention will be explained in detail using the drawings.
第1図は本発明の情報処理@置に係る一実論例の構成を
示すブロック図である。FIG. 1 is a block diagram showing the configuration of a practical example of information processing according to the present invention.
上記情報処理装置は、レジスタ群18〜1m(レジスタ
)、セレクタ3a〜3− (セレクタ)、割込み処理部
5(割込み判別手段)およびベージンク制御部7(第1
1!1m手段、第2111tm手段)を有するものであ
る。The information processing device includes register groups 18 to 1m (registers), selectors 3a to 3- (selectors), an interrupt processing section 5 (interrupt discrimination means), and a basic control section 7 (first
1!1m means, 2111tm means).
上記レジスタ群18〜1mは、CPUの動作をマイクロ
命令を用いて制御するマイクロプログラムの実行中にデ
ータを一時的に記憶するワークレジスタを備えている。The register groups 18 to 1m include work registers that temporarily store data during execution of a microprogram that controls the operation of the CPU using microinstructions.
また、レジスタ群1a〜1−は、上記CPU (中央処
理装置)の実行すべき命令が格納されているアドレスを
示すカウンタであるマイクロプログラムカウンタを備え
ている。Further, the register groups 1a to 1- are provided with a microprogram counter that is a counter indicating an address where an instruction to be executed by the CPU (central processing unit) is stored.
即ち、レジスタ群18〜1mは、ワークレジスタおよび
マイクロプログラムカウンタを濡個まで備えてマイクロ
プログラムにより処理されたデータを順次1a〜1mま
で保持するものである。なお、上記レジスタ群1a〜1
−はベージング制御部7からの制御信号によりライト許
可/ライト禁止が制御される。That is, the register groups 18 to 1m each include a work register and a microprogram counter, and sequentially hold data processed by the microprogram to 1a to 1m. Note that the above register groups 1a to 1
-, write permission/write prohibition is controlled by a control signal from the paging control unit 7.
セレクタ38〜3mは、後述するベージング制御部7の
制御信号により切換え選択が行なわれ、割込みが発生し
ていない通常の実行中には上記レジスタ群1a〜11の
うら、いずれか1つのレジスタ群が選択され、選択され
たレジスタ群のデータが出力される。出力されたデータ
は、マイクロプログラムに供給されて次処理のために用
いられる。The selectors 38 to 3m are switched and selected by a control signal from the paging control unit 7, which will be described later.During normal execution when no interrupt occurs, any one of the register groups 1a to 11 is selected. The data of the selected register group is output. The output data is supplied to the microprogram and used for next processing.
ここでは、マイクロプログラムの実行中に主記憶袋@(
図示せず)のメモリ空間を有効に利用するために仮想記
憶のページングが用いられている。Here, the main memory bag @(
Virtual memory paging is used to effectively utilize memory space (not shown).
ここで、仮想記憶のページングを用いてロード命令等に
より主記憶装置のアクセスするアドレスがページ上に存
在しない、所謂ミスページが発生したとする。上記割込
み処理部5は、オペレーションシステム(O8)からの
割込みを示す信号を取込むと、ベージング制御部7に割
込み信号を出力する。一方、割込み処理部5は、上記O
8から割込みのm帰を示す信号を取込むと復帰信号をベ
ージング制御部7に出力する。Here, it is assumed that a so-called miss page occurs, in which an address accessed by the main memory device by a load instruction or the like does not exist on the page using paging of the virtual memory. The interrupt processing section 5 outputs an interrupt signal to the paging control section 7 upon receiving a signal indicating an interrupt from the operation system (O8). On the other hand, the interrupt processing unit 5
When a signal indicating m-return of the interrupt is received from 8, a return signal is output to the paging control section 7.
ページングv1t111部7は、割込み処理部5から割
込み信号が入力されるとレジスタ群18〜111のうち
、ミスページの発生時のデータを保持するライト許可の
レジスタ群をライト禁止する。例えば、割込み発生時に
レジスタ群1■がライト許可の場合にベージング制御部
7は、当該レジスタ群1■をライト禁止にするとともに
、他のレジスタ群1a〜1−1をライト禁止からライト
許可にする。When an interrupt signal is input from the interrupt processing unit 5, the paging v1t111 unit 7 prohibits writing to a write-enabled register group that holds data at the time of occurrence of a miss page among the register groups 18 to 111. For example, if register group 1■ is write-enabled when an interrupt occurs, the paging control unit 7 disables write to register group 1■, and changes the other register groups 1a to 1-1 from write-prohibited to write-enabled. .
一方、割込み処理部5から復帰信号が入力されるとベー
ジング制御部7は、ライト禁止のレジスタ群1−をライ
ト許可にしてセレクタ1mからレジスタ群1簡の保持し
ているデータを出力する。出力されるデータによりマイ
クロプログラムは、割込み発生時から処理を開始するこ
とになる。なお、ページング@御部7は、割込みが発生
したアドレスを記憶して、マイクロプログラムに当該ア
ドレスを渡すことにより割込み発生時から処理が開始さ
れる。On the other hand, when a return signal is input from the interrupt processing section 5, the paging control section 7 enables writing of the register group 1-, which is prohibited from writing, and outputs the data held in the register group 1- from the selector 1m. The output data causes the microprogram to start processing from the time the interrupt occurs. Note that the paging@control unit 7 stores the address at which the interrupt occurs and passes the address to the microprogram, thereby starting processing from the time the interrupt occurs.
次にこの実施例の作用を第2図の概略70−チ1r−ト
を用いて説明する。Next, the operation of this embodiment will be explained using a schematic chart 70-1r in FIG.
まず、電源投入後、CPUが起動してマイクロプログラ
ムは処理を開始する。上記マイクロプログラムは、処理
1を実行して処理1が終了すると処理2を実行して処理
n−1まで実行する。上記処理1から処理n−1までは
、通常の動作のため一個のレジスタ群から任意のレジス
タ群の保持するデータがセレクタから出力される。処理
n −1の終了後にミスページが発生してO8から割込
みを示す信号を取込むと割込み処理部5は、ベージング
制御部7に割込み信号を出力する。ベージング制御部7
は、例えばレジスタ群1腸のレジスタを割込み発生時点
のデータの保持のためライト禁止にする。一方、ベージ
ング制御部7は、レジスタ群のうら、すでにライト禁止
であるレジスタ群をデータの保持可能なライト許可にす
る。上記ベージングl1w11部7は、ライト許可にな
ったレジスタ群の保持しているデータを出力するためセ
レクタ3a〜311に制御信号を出力することによりレ
ジスタ群のデータが出力される。First, after the power is turned on, the CPU starts up and the microprogram starts processing. The microprogram executes process 1, and when process 1 ends, it executes process 2 and continues up to process n-1. In the above processing 1 to processing n-1, data held in any register group from one register group is output from the selector for normal operation. When a mispage occurs after the completion of processing n-1 and a signal indicating an interrupt is received from O8, the interrupt processing section 5 outputs an interrupt signal to the paging control section 7. Basing control section 7
For example, the registers in register group 1 are prohibited from being written to in order to retain the data at the time of occurrence of the interrupt. On the other hand, the paging control unit 7 makes the other register group, which is already write-prohibited, write-enabled so that it can hold data. The paging l1w11 unit 7 outputs the data of the register group by outputting control signals to the selectors 3a to 311 in order to output the data held in the register group for which writing is enabled.
O8から割込みの復帰を示す信号を取込むと割込み処理
部5は、ベージング制御部7に復帰信号を出力する。復
帰信号が入力されるとベージングtIQt1部7は、ラ
イト禁止のレジスタ群1mをライト許可にしてセレクタ
3■からレジスタ群1mのデータを出力する。レジスタ
群11のデータが出力されることによりマイクロプログ
ラムは、当該データとベージング111tm部7から割
込み発生時のアドレスとにより処理nから実行する。一
方、ベージング制御部7は、ライト禁止のレジスタ群を
ライト許可に制御する。Upon receiving a signal indicating the return of the interrupt from O8, the interrupt processing section 5 outputs a return signal to the paging control section 7. When the return signal is input, the paging tIQt1 section 7 enables writing of the write-prohibited register group 1m, and outputs the data of the register group 1m from the selector 3. By outputting the data of the register group 11, the microprogram executes from process n using the data and the address at the time of occurrence of the interrupt from the paging 111tm unit 7. On the other hand, the paging control unit 7 controls the write-prohibited register group to write-enable.
これにより、割込み処理が復帰した後にミスページの発
生した処理nから実行するため、従来の如く処理の最初
である処理1から実行するのに比べてCPUの処理時間
の遅延を防止できる。As a result, since the process n in which the mispage occurred is executed after the interrupt process returns, a delay in the CPU processing time can be prevented compared to the conventional process in which the process 1 is executed at the beginning of the process.
本実施例は、プログラムの仕事単位であるジョブLJO
8)が1つの場合を説明したが、ジョブが複数の場合に
は複数のミスベージに応答してレジスタ群の使用レベル
を深めて行く。一方、割込み処理が復帰した優にジョブ
が実行を開始する場合にはレジスタ群のレベルが割込み
発生時の値になる。即ち、発生時のレベルが有効になり
、ロード命令等の命令も割込み発生時の命令から実行さ
れる。In this embodiment, job LJO, which is the work unit of the program,
Although the case where there is one item 8) has been described, when there are multiple jobs, the use level of the register group is deepened in response to multiple miss pages. On the other hand, if the job starts execution immediately after the interrupt processing returns, the level of the register group becomes the value at the time the interrupt occurred. That is, the level at the time the interrupt occurs becomes valid, and instructions such as a load instruction are executed starting from the instruction at the time the interrupt occurs.
また、本実施例は、割込みの例としてしミスベージを説
明したが、ミスベージに限らず他の割込みの場合にも適
用できるものである。Further, in this embodiment, a miss page has been described as an example of an interrupt, but the present invention is applicable not only to a miss page but also to other interrupts.
以上、本発明はその要旨を逸脱しない範囲内で種々変更
して実施することかできる。As described above, the present invention can be implemented with various modifications within the scope of the invention.
[発明の効果]
以上説明したように、本発明によれば、割込みが発生す
ると複数のレジスタのうちプログラムにより処理された
データを保持するレジスタをデータの保持禁止にv11
611する一方、割込みが復帰すると保持禁止のレジス
タのデータを出力して当該データにより処理を実行する
ので、割込みが復帰したとぎ割込み発生時点からプログ
ラムが実行することにより、割込み発生によるCPUの
処理の理延を防止できる。[Effects of the Invention] As explained above, according to the present invention, when an interrupt occurs, the register that holds data processed by the program among the plurality of registers is prohibited from holding data v11.
On the other hand, when the interrupt returns, the data in the register that is prohibited from being held is output and processing is executed using that data. Therefore, by executing the program from the time when the interrupt occurs after the interrupt returns, the CPU processing due to the interrupt occurrence can be avoided. It is possible to prevent rifts.
【図面の簡単な説明】
第1図は本発明の情報処理装置に係る一実施例を示すブ
ロック図、第2図は本発明の動作を示す概略フローチャ
ートである。
18〜11・・・レジスタ群
38〜3m・・・セレクタ群
5・・・割込み処理部BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of an information processing apparatus of the present invention, and FIG. 2 is a schematic flowchart showing the operation of the present invention. 18-11...Register group 38-3m...Selector group 5...Interrupt processing unit
Claims (1)
データを保持する複数のレジスタ群と、この複数のレジ
スタのうち任意のレジスタ群を選択して当該任意のレジ
スタに保持しているデータを出力する複数のセレクタと
、 前記プログラムの実行中に割込みが発生すると当該割込
みを判別する割込み判別手段と、 この割込み判別手段により割込みが判別されると前記複
数のレジスタ群のうち前記プログラムにより処理された
データを保持するレジスタ群をライト禁止にする第1制
御手段と、 前記割込み判別手段により割込みの復帰を判別すると前
記第1制御手段によりデータのライト禁止のレジスタに
保持しているデータを前記セレクタにより出力する第2
制御手段と、 を備えたことを特徴とする情報処理装置。[Claims] A plurality of register groups that hold data processed by the program during execution of the program, and an arbitrary register group selected from the plurality of registers and held in the arbitrary register. a plurality of selectors for outputting data; an interrupt determining means for determining an interrupt when an interrupt occurs during execution of the program; a first control means for prohibiting writing of a group of registers holding processed data; and when the interrupt determination means determines that the interrupt has returned, the first control means causes the data held in the write-inhibited registers to be disabled; the second output by the selector;
An information processing device comprising: a control means;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1132654A JPH02311931A (en) | 1989-05-29 | 1989-05-29 | Information processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1132654A JPH02311931A (en) | 1989-05-29 | 1989-05-29 | Information processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02311931A true JPH02311931A (en) | 1990-12-27 |
Family
ID=15086378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1132654A Pending JPH02311931A (en) | 1989-05-29 | 1989-05-29 | Information processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02311931A (en) |
-
1989
- 1989-05-29 JP JP1132654A patent/JPH02311931A/en active Pending
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