JPH02307219A - Manufacture of electrode of semiconductor element - Google Patents

Manufacture of electrode of semiconductor element

Info

Publication number
JPH02307219A
JPH02307219A JP12793689A JP12793689A JPH02307219A JP H02307219 A JPH02307219 A JP H02307219A JP 12793689 A JP12793689 A JP 12793689A JP 12793689 A JP12793689 A JP 12793689A JP H02307219 A JPH02307219 A JP H02307219A
Authority
JP
Japan
Prior art keywords
electrode
via hole
substrate
viahole
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP12793689A
Other languages
Japanese (ja)
Other versions
JP2773899B2 (en
Inventor
Masahisa Iketani
昌久 池谷
Hiroshi Nakamura
浩 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP12793689A priority Critical patent/JP2773899B2/en
Publication of JPH02307219A publication Critical patent/JPH02307219A/en
Application granted granted Critical
Publication of JP2773899B2 publication Critical patent/JP2773899B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

PURPOSE:To form a viahole of a smaller size than that of a conventional one and to form an electrode of a viahole structure even if a thick substrate is used by providing a metal mask by an oblique depositing method on the way of etching, and then additionally etching it to passing a hole, etc. CONSTITUTION:When an electrode 5 of a viahole structure to be directly conducted with an element electrode 3 formed on the surface of a semiconductor substrate 1 is formed in a viahole formed from the rear face side of the substrate 1, with photoresist 2 formed on the rear face of the substrate 1 as a mask it is etched from the rear face to the vicinity of the front face to form a first viahole, and a metal mask layer 6 is formed in the first viahole and the periphery by oblique depositing. Then, the exposed part of the substrate formed with the shade of the oblique depositing is etched with the layer 6 as a mask, and a second viahole 7 reaching the electrode 3 through the substrate 1 is formed. Thereafter, an electrode material 4 is rotatably deposited to bury the first and second viaholes.

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は半導体素子の電極の製造方法に関し、特に例
えば化合物半導体素子などのバイヤホール構造を採用し
ている半導体素子の電極の製造方法に関するものである
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method of manufacturing an electrode for a semiconductor device, and particularly to a method of manufacturing an electrode of a semiconductor device adopting a via-hole structure, such as a compound semiconductor device. It is.

[従来の技術] 従来から、砒化ガリウム(以下、GaAsと略記する)
半導体を主構成とする例えばGaAs  M旧C(MM
はモノリシック マイクロウェーブの略)やパワーGa
As  PETなどのチップが大きく構造の複雑な半導
体素子においてはソース電極におけるインダクタンスの
有効な低減手段として、素子の裏面より直接導通をとる
バイヤホール構造が採用されている。
[Conventional technology] Conventionally, gallium arsenide (hereinafter abbreviated as GaAs) has been used.
For example, GaAs M old C (MM
is an abbreviation for monolithic microwave) and power Ga.
In a semiconductor device such as As PET, which has a large chip and a complex structure, a via-hole structure is adopted as an effective means for reducing inductance in the source electrode, which provides direct conduction from the back surface of the device.

以下、図面によってGaAs  PETのバイヤホール
構造の形成方法の一例としてウェットエツチング及びA
uメッキ技術を使用したバイヤホール構造の電極の製造
方法を説明する。なお、GaAs  PETの本体の詳
細については図示は省略する。
Hereinafter, as an example of a method for forming a via hole structure in GaAs PET, wet etching and A
A method of manufacturing an electrode with a via hole structure using the u-plating technique will be explained. Note that illustration of the details of the main body of GaAs PET is omitted.

第2図は従来のバイアホール構造の電極の形成方法を模
式要部断面図により工程順に示した製造フロー図である
FIG. 2 is a manufacturing flow diagram showing a conventional method for forming an electrode with a via hole structure in the order of steps using schematic cross-sectional views of main parts.

第2図の(a)において、厚さCを1001J1!lと
するGaAsM板lの裏面にホトリソグラフィー(以下
ホトリソと略す)工程によりホトレジスト2を用いて、
GaAs基板1の表面側に形成されたソース電極3と同
位置部分に一辺をDとする100μmX100gmの開
口部2aをパターニングする。
In Figure 2 (a), the thickness C is 1001J1! A photoresist 2 is applied to the back surface of a GaAsM plate 1, which is referred to as 1, by a photolithography (hereinafter abbreviated as photolithography) process.
A 100 μm x 100 gm opening 2a with one side D is patterned at the same position as the source electrode 3 formed on the front side of the GaAs substrate 1.

第2図の(b)において、リン酸系のエッチャントを用
いてGaAS基板1を裏面側からソース電極3の面まで
エツチングしてバイヤホールを形成する。
In FIG. 2(b), a via hole is formed by etching the GaAS substrate 1 from the back side to the surface of the source electrode 3 using a phosphoric acid-based etchant.

この時エツチングされたバイヤホールの裏面側の開口部
の長さEは約200四、表面側の長さFは170〜19
0+ao位になり、このホールのエツジテーバ(θ)は
約75″位に裏面側が少し開いた形状となって形成され
る。
The length E of the opening on the back side of the via hole etched at this time is approximately 200 mm, and the length F on the front side is 170~19 mm.
The edge taber (θ) of this hole is approximately 75″, with the back side slightly open.

第2図の(C)において、有機溶剤を用いてホトレジス
ト2を除去する。
In FIG. 2C, the photoresist 2 is removed using an organic solvent.

第2図の(d)において、GaAs基板1及びソース電
極3の全面に回転蒸芒法によるAu系の真空蒸着を行っ
てカレントフィルム4を形成する。上記の回転蒸着法に
よればバイヤホールの中に多角度より金属蒸気が入り込
むので、隙間なくカレントフィルム4が形成される。
In FIG. 2(d), Au-based vacuum evaporation is performed on the entire surface of the GaAs substrate 1 and the source electrode 3 by a rotary evaporation method to form a current film 4. According to the above-mentioned rotary evaporation method, the metal vapor enters the via hole from multiple angles, so that the current film 4 is formed without any gaps.

第2図の(e)において、電解メッキ法によってカレン
トフィルム4上に厚さ501m位の^Uメッキ層5を形
成させて、バイヤホール構造の電極の形成が終了する。
In FIG. 2(e), a U plating layer 5 with a thickness of about 501 m is formed on the current film 4 by electrolytic plating, and the formation of the via hole structure electrode is completed.

[発明が解決しようとする課題] 上記のような従来の半導体素子の電極の製造方法では、
とくにバイヤホールの形成において、次に列挙するよう
な問題点が発生している。
[Problems to be Solved by the Invention] In the conventional method for manufacturing electrodes of semiconductor devices as described above,
In particular, the following problems have occurred in the formation of via holes.

(イ)ウェットエッチャントでエツチングするため、等
方的エツチング形状になりやすく、所定の大きさより大
きなサイズのホール形状になりやすい。
(b) Since etching is performed using a wet etchant, an isotropically etched shape is likely to occur, and a hole shape that is larger than a predetermined size is likely to occur.

(ロ)(イ)の現象のため、小サイズのホールを形成す
るためには、GaAs基板を非常に薄くする必要がある
。例えば、5(IIJmX50μmのサイズを目標とす
ればGaAs基板の厚さは501Jm以下ぐらいにする
必要がある。
Because of the phenomena (b) and (a), it is necessary to make the GaAs substrate extremely thin in order to form small-sized holes. For example, if the target size is 5 (II Jm x 50 μm), the thickness of the GaAs substrate needs to be about 501 Jm or less.

(ハ)その他に、小さなマスクパターン(例えば501
m X 50−)を用いてエツチングしようとすると、
エツチング途中でエツチングがストップしてしまい、ソ
ース電極に達する貫通ホールが形成できなくなるという
現象が起りやすい。
(c) In addition, small mask patterns (for example, 501
When trying to etch using m x 50-),
Etching is likely to stop midway through the etching process, making it impossible to form a through hole that reaches the source electrode.

上記(イ)、(ロ)、(ハ)を要約すれば、現在までの
ようなウェットエッチャントを使用したプロセスの場合
、GaAs基板が極端に薄くないと、小さなホールは形
成できないことになる。一方、バイヤホールの大きさは
、パターン上の制約により、できる限り小さいものであ
ることが望まれている。
To summarize the above (a), (b), and (c), in the case of the current process using a wet etchant, small holes cannot be formed unless the GaAs substrate is extremely thin. On the other hand, the size of the via hole is desired to be as small as possible due to pattern constraints.

この発明は上記の課題を解決するためになされたもので
、通常の素子基板として用いるもの程度に厚い基板を用
いた場合でも、従来より小さいサイズのバイヤホールを
形成してバイヤホール構造の電極を形成することができ
る製造方法を提供することを目的とするものである。
This invention was made in order to solve the above problem, and even when using a substrate as thick as that used as a normal element substrate, it is possible to form via holes smaller than conventional ones and use electrodes with a via hole structure. It is an object of the present invention to provide a manufacturing method that can form.

[課題を解決するための手段] この発明に係る半導体素子の電極の製造方法は、従来の
ウェットエッチャントを用いてバイヤホールを形成し、
このバイヤホールに金属を埋め込んでバイヤホール構造
の電極を形成するプロセスにおいて、はじめに第1のバ
イヤホールを形成するエツチングの途中でエツチングを
ストップしたのち、斜め蒸着法により金属マスクを形成
し、この金属マスクの斜め蒸着の影となって蒸着されな
かった微小サイズの基板露出部を追加エツチングして貫
通ホールを作ることにより非常に小さな第2のバイヤホ
ールを形成したのち、回転蒸着により等方的な蒸着を行
うことによりバイヤホール構造の電極を形成するもので
ある。
[Means for Solving the Problems] A method for manufacturing an electrode for a semiconductor device according to the present invention includes forming a via hole using a conventional wet etchant;
In the process of filling this via hole with metal to form an electrode with a via hole structure, first, the etching to form the first via hole is stopped midway through, and then a metal mask is formed by an oblique evaporation method. After forming a very small second via hole by additionally etching the micro-sized exposed portion of the substrate that was not deposited due to the shadow of the oblique evaporation of the mask and creating a through hole, an isotropic layer was formed by rotary evaporation. By performing vapor deposition, an electrode with a via hole structure is formed.

[作 用] この発明においては、はじめに形成する比較的大サイズ
のバイヤホールのエツチングを基板貫通前で中止し、そ
の後斜め蒸着によって金属マスクの形成を行い、バイヤ
ホールの側壁により生ずる斜め蒸着の影が部分で金属マ
スクが形成されなかったバイヤホール底部の小さい領域
を金属マスクをマスクとして再びエツチングを行って貫
通穴を形成するので、ソース電極側からみれば非常に小
さなバイヤホールが形成される。したがって、寸法的に
はこの基板貫通部分の小さなバイヤホールに見合うだけ
の小面積のソース電極の形成で事足りるようになる。
[Function] In this invention, the etching of the relatively large via hole that is first formed is stopped before the substrate is penetrated, and then a metal mask is formed by oblique vapor deposition, thereby eliminating the shadow of the oblique vapor deposition caused by the side wall of the via hole. The small area at the bottom of the via hole where the metal mask was not formed is etched again using the metal mask as a mask to form a through hole, so a very small via hole is formed when viewed from the source electrode side. Therefore, in terms of size, it is sufficient to form a source electrode with a small area corresponding to the small via hole in the substrate penetrating portion.

[実施例コ 第1A図の(a) 〜(d2)及び第1B図の(e)〜
(h)はこの発明による半導体素子のバイヤホール電極
の製造方法の一実施例を工程順に示す模式要部断面図に
よる製造フロー図である。なお、第1A図の(d2)は
第1A図の(d)のバイヤホール開口部の寸法の計算方
法を説明する部分拡大図である。
[Example: (a) to (d2) in Figure 1A and (e) to (e) in Figure 1B
(h) is a manufacturing flow diagram with schematic cross-sectional views of main parts showing one embodiment of the method for manufacturing a via hole electrode of a semiconductor device according to the present invention in the order of steps. Note that (d2) in FIG. 1A is a partially enlarged view illustrating a method of calculating the dimensions of the via hole opening in FIG. 1A (d).

また、1〜5の部分符号は第2図(a)〜(e)の従来
例の説明に用いた同−又は相当部分と同一符号である。
Further, the reference numerals 1 to 5 are the same as the same or corresponding parts used in the explanation of the conventional example shown in FIGS. 2(a) to 2(e).

以下、第1A図の(a)〜第1B図の(h)の工程回顧
に形成方法及びその状態を説明する。
Hereinafter, the forming method and its state will be explained with reference to the process steps shown in FIGS. 1A (a) to 1B (h).

第1A図の(a)において、厚さCが100−のGaA
s基板1の裏面にホトリソ工程により形成したホトレジ
スト2に、基板表面に形成したソース電極3の位置近傍
に一辺の長さをDとする1oolJff+×100μm
の開口部2aをバターニングする。
In (a) of FIG. 1A, GaA with a thickness C of 100-
A photoresist 2 formed on the back surface of the s-substrate 1 by a photolithography process is coated with 1ooolJff+×100 μm, with the length of one side being D, near the position of the source electrode 3 formed on the surface of the substrate.
The opening 2a is buttered.

第1A図の(b)において、リン酸系のエッチャントを
用いて、開口部2aにGaAs基板1の裏面より90μ
mの深さGまでエツチングする。この時のGaAs基板
1の厚さは100μm (C)であるので、90μmの
エツチングによって1O−(H)のエツチング残りが生
ずる。
In (b) of FIG. 1A, using a phosphoric acid-based etchant, the opening 2a is etched by 90 μm from the back surface of the GaAs substrate 1.
Etch to a depth G of m. Since the thickness of the GaAs substrate 1 at this time is 100 .mu.m (C), etching of 90 .mu.m leaves an etching residue of 1O-(H).

ffllA図の(e)において、有機溶剤を用いてホト
レジスト2を除去すると、比較的大きいサイズの第1の
バイヤホールのためのエツチングホールが貫通前の状態
でGaAs基板1に形成される。
In FIG. ffllA (e), when the photoresist 2 is removed using an organic solvent, an etching hole for a relatively large first via hole is formed in the GaAs substrate 1 before it is penetrated.

第1A図の(d)において、GaAs基板]基板上記第
1のエツチングホール内に八gの真空蒸着法による30
″の斜め蒸着を行いへΩマスク6を形成する。
In (d) of FIG. 1A, 8g of GaAs substrate is etched in the first etching hole by vacuum evaporation.
An Ω mask 6 is formed by performing oblique vapor deposition.

第1A図の(d2)に示すように、基板面に対して30
°の斜め方向より、Af! の金属蒸着が入射されると
、GaAs基板1の裏面のエツチングホールのエツジよ
りAの部分まではホール片側の側壁の影となって蒸着さ
れない部分が生ずる。また、実際の影は、ソース電極側
のテーバがθ−75″ ぐらいだとすると、ホール底の
蒸着されない開口部は、Aの部分からBの部分を引いた
部分となる。例えば、エツチングした深さを90−1蒸
着角度が30°とすると、A=stn30°X 90I
Jm −45gmで、B−sin15°×9O−−23
−(はぼこれはいつも一定)、よって、A −B =4
5 23−22gmのAJII マスク開口部7aが形
成される。
As shown in (d2) of Fig. 1A, 30° to the substrate surface.
From the diagonal direction of °, Af! When evaporated metal is incident, a portion from the edge of the etched hole on the back surface of the GaAs substrate 1 to a portion A is not deposited because it is shadowed by the side wall on one side of the hole. In addition, in the actual shadow, if the taper on the source electrode side is about θ-75'', the opening at the bottom of the hole where no evaporation is performed will be the part A minus the part B. For example, if the etching depth is 90-1 If the deposition angle is 30°, A=stn30°X 90I
Jm -45gm, B-sin15°×9O--23
- (this is always constant), therefore, A - B = 4
An AJII mask opening 7a of 5 23-22 gm is formed.

第1B図の(e)において、AN マスク6に形成され
たへgマスク開口部6aの部分のGaAs基板1をリン
酸系ウェットエッチャントにより追加エツチングする。
In FIG. 1B (e), the GaAs substrate 1 at the heg mask opening 6a formed in the AN mask 6 is additionally etched using a phosphoric acid-based wet etchant.

すなわち、へΩマスク開口部6aの部分の残りのGaA
sが貫通エツチングされて、バイヤホール開口部(第2
のバイヤホール)7がソース電極・3に達するように形
成される。
That is, the remaining GaA in the portion of the Ω mask opening 6a
s is etched through and the via hole opening (second
A via hole (7) is formed to reach the source electrode 3.

第1B図の(f)において、へΩマスク6をlのエッチ
ャントを用いて除去する。
In FIG. 1B (f), the Ω mask 6 is removed using an etchant of 1.

第1B図の(g)において、Au系のカレントフィルム
4を真空蒸着してGaAs基板1及びソース電極3の全
面に形成する。この時の蒸着手段としては回転蒸着法を
用い、多角度より金属蒸気が隙間なく入り込むようにす
る。
In FIG. 1B (g), an Au-based current film 4 is formed on the entire surface of the GaAs substrate 1 and the source electrode 3 by vacuum deposition. At this time, a rotary evaporation method is used as the evaporation means, so that the metal vapor enters from multiple angles without any gaps.

第1B図の(h)において、電解メッキ法を用いて、カ
レントフィルム4上にAuメッキ層5を501Jm厚程
度形成して、Auメッキ層5とカレントフィルム4とバ
イヤホール開口部7とが構成するバイヤホール構造の電
極の形成が終了する。
In (h) of FIG. 1B, an Au plating layer 5 is formed on the current film 4 to a thickness of about 501 Jm using an electrolytic plating method, and the Au plating layer 5, the current film 4, and the via hole opening 7 are formed. The formation of the via hole structure electrode is completed.

なお、上記の説明に用いた数値は一例を示すものであり
、これに限定されるものではない。
Note that the numerical values used in the above description are merely examples, and the present invention is not limited thereto.

また、上記の実施例においては、GaAs基板を用いた
半導体素子のバイヤホール構造の電極の形成方法につい
て説明したが、この発明の製造方法は他の化合物半導体
や元素半導体などにおいてバイヤホールを必要とする半
導体に容易に適用可能である。
In addition, in the above embodiment, a method for forming an electrode with a via hole structure in a semiconductor device using a GaAs substrate was described, but the manufacturing method of the present invention can be applied to other compound semiconductors, elemental semiconductors, etc. that require via holes. It can be easily applied to semiconductors.

[発明の効果] 以上に説明したように本発明のバイヤホールの製造方法
によれば、エツチング途中で、斜め蒸着法により、メタ
ルマスクを設け、その後に追加エツチングを行いホール
を貫通することにより、従来時により困難であったウェ
ットエツチングによる小さな第2のバイヤホールの形成
を行うことができる。したがって、バイヤホール構造を
有する微細構造の半導体素子の電極形成法が確立された
[Effects of the Invention] As explained above, according to the via hole manufacturing method of the present invention, a metal mask is provided by an oblique evaporation method during etching, and then additional etching is performed to penetrate the hole. A small second via hole can be formed by wet etching, which has been difficult in the past. Therefore, a method for forming electrodes of a microstructured semiconductor device having a via hole structure has been established.

また、半導体素子の基板の厚さに関係なく蒸岩角度の変
更のみによりバイヤホール開口部の大きさを選択するこ
とができる効果がある。
Further, there is an effect that the size of the via hole opening can be selected simply by changing the evaporation angle regardless of the thickness of the substrate of the semiconductor element.

さらに、バイヤホール構造を必要とする半導体素子に対
してバイヤホールのサイズを縮少して素子構造を縮小化
することが容易となるというように、その工業的価値は
高い。
Further, the present invention has high industrial value, since it becomes easy to reduce the size of the via hole in a semiconductor device that requires a via hole structure, thereby reducing the size of the device structure.

【図面の簡単な説明】 第1A図及び第1B図はこの発明による半導体素子のハ
イヤホール構造の電極の製造方法の一実施例を工程順に
示す要部断面図による製造フロー図、第2図は従来のバ
イヤホール構造の電極の形成方法を工程順に示した製造
フロー図である。 図において、1はGaAs基板、2はホトレジスト、2
aは開口部、3はソース電極、4はカレントフィルム、
5はAuメッキ層、6はAρマスク、6aはAΩマスク
開口部、7はバイヤホール開口部である。 この415月によろバイN爪−ルオフへ−づ=−の亡り
の形Aフロー第1B図 手続補正書(自発)
[BRIEF DESCRIPTION OF THE DRAWINGS] FIGS. 1A and 1B are manufacturing flow diagrams with cross-sectional views of essential parts showing one embodiment of the method for manufacturing a higher hole structure electrode of a semiconductor device according to the present invention, and FIG. FIG. 2 is a manufacturing flow diagram showing a conventional method for forming an electrode with a via hole structure in the order of steps. In the figure, 1 is a GaAs substrate, 2 is a photoresist, 2
a is an opening, 3 is a source electrode, 4 is a current film,
5 is an Au plating layer, 6 is an Aρ mask, 6a is an AΩ mask opening, and 7 is a via hole opening. In this 415th month, the form of the death of Yoyorobai N Tsume Ruoffhezu=- A Flow Figure 1B Procedural Amendment (Voluntary)

Claims (1)

【特許請求の範囲】 半導体基板の裏面側から形成されたバイヤホール内に前
記半導体基板の表面に形成された素子電極と直接導通を
とるバイヤホール構造の電極を形成する半導体素子の電
極の製造方法において、前記半導体基板の裏面に形成し
たホトマスクをマスクとして裏面より表面近傍に達する
エッチングを行い第1のバイヤホールを形成し、 前記第1のバイヤホール内及びその周辺に斜め蒸着によ
り金属マスク層を形成し、 前記斜め蒸着の影の部分が形成する前記第1のバイヤホ
ール内の前記半導体基板露出部を前記金属マスク層をマ
スクとしてエッチングを行って、前記半導体基板を貫通
して前記素子電極に達する第2のバイヤホールを形成し
たのち、 電極材料の回転蒸着を行って前記第1及び第2のバイヤ
ホールを埋め込むことを特徴とする半導体素子の電極の
製造方法。
[Scope of Claims] A method for manufacturing an electrode of a semiconductor device, comprising forming an electrode with a via hole structure in a via hole formed from the back side of the semiconductor substrate to have direct conduction with the device electrode formed on the surface of the semiconductor substrate. A first via hole is formed by etching from the back surface to the vicinity of the surface using a photomask formed on the back surface of the semiconductor substrate as a mask, and a metal mask layer is formed in and around the first via hole by oblique vapor deposition. and etching the exposed portion of the semiconductor substrate in the first via hole formed by the shadow portion of the oblique vapor deposition using the metal mask layer as a mask to penetrate the semiconductor substrate and form the device electrode. 1. A method of manufacturing an electrode for a semiconductor device, characterized in that after forming a second via hole that extends, the first and second via holes are filled by rotary evaporation of an electrode material.
JP12793689A 1989-05-23 1989-05-23 Method for manufacturing electrode of semiconductor element Expired - Lifetime JP2773899B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12793689A JP2773899B2 (en) 1989-05-23 1989-05-23 Method for manufacturing electrode of semiconductor element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12793689A JP2773899B2 (en) 1989-05-23 1989-05-23 Method for manufacturing electrode of semiconductor element

Publications (2)

Publication Number Publication Date
JPH02307219A true JPH02307219A (en) 1990-12-20
JP2773899B2 JP2773899B2 (en) 1998-07-09

Family

ID=14972300

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12793689A Expired - Lifetime JP2773899B2 (en) 1989-05-23 1989-05-23 Method for manufacturing electrode of semiconductor element

Country Status (1)

Country Link
JP (1) JP2773899B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100621398B1 (en) * 2004-12-27 2006-09-19 삼성전자주식회사 Method for forming via hole
WO2008120418A1 (en) * 2007-04-02 2008-10-09 Kabushiki Kaisha Toshiba Semiconductor device, and its manufacturing method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100621398B1 (en) * 2004-12-27 2006-09-19 삼성전자주식회사 Method for forming via hole
WO2008120418A1 (en) * 2007-04-02 2008-10-09 Kabushiki Kaisha Toshiba Semiconductor device, and its manufacturing method
US8278685B2 (en) 2007-04-02 2012-10-02 Kabushiki Kaisha Toshiba Semiconductor device used with high frequency band

Also Published As

Publication number Publication date
JP2773899B2 (en) 1998-07-09

Similar Documents

Publication Publication Date Title
JPS60253245A (en) Method of producing aluminum contact through thick insulating layer in integrated circuit
US4145459A (en) Method of making a short gate field effect transistor
JPH02307219A (en) Manufacture of electrode of semiconductor element
JP2004056031A (en) Semiconductor device
JPH0923029A (en) Preparation of high-temperature superconducting josephson device
JPS60220976A (en) Method of producing semiconductor device
JPH04124822A (en) Manufacture of semiconductor device
JP2003115499A (en) Method for forming t-shape gate electrode
JPH05275549A (en) Manufacture of semiconductor device
JPS5921193B2 (en) Method for manufacturing field effect transistors
JPS6351657A (en) Formation of metallic pattern
JPH0249426A (en) Pattern formation
JP2811755B2 (en) Manufacturing method of micro vacuum triode
JPS6053020A (en) Manufacture of semiconductor device
JP3047422B2 (en) Gate electrode formation method
JPH02138751A (en) Manufacture of semiconductor device
JPS62162326A (en) Manufacture of semiconductor device
JPH0462938A (en) Manufacture of semiconductor device
JPH01255246A (en) Manufacture of semiconductor device
JPS59172252A (en) Semiconductor device
JPS62172774A (en) Manufacture of josephson integrated circuit
JPS6193629A (en) Manufacture of semiconductor device
JPH01184958A (en) Manufacture of semiconductor device
JPS63172445A (en) Method for forming multilayer interconnection
JPH0527248B2 (en)