JPH0230538B2 - - Google Patents

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JPH0230538B2
JPH0230538B2 JP57501391A JP50139182A JPH0230538B2 JP H0230538 B2 JPH0230538 B2 JP H0230538B2 JP 57501391 A JP57501391 A JP 57501391A JP 50139182 A JP50139182 A JP 50139182A JP H0230538 B2 JPH0230538 B2 JP H0230538B2
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Baanaado Jeimuzu Nyu
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Advanced Micro Devices Inc
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Publication of JPH0230538B2 publication Critical patent/JPH0230538B2/ja
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    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7896—Modular architectures, e.g. assembled from a number of identical packages
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    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
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    • G06F2207/3808—Details concerning the type of numbers or the way they are handled
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Description

請求の範囲 １ デイジタルメモリ手段および乗算器手段に関
連して命令信号に応答してデイジタルデータを処
理するための集積回路装置であつて、 前記デイジタルデータを記憶するための複数個
のストレージレジスタ、 前記命令信号に応答して、前記データに対し予
め選択可能な算術および論理演算を施すための算
術論理装置、 前記命令信号に応答して、前記メモリ手段と前
記ストレージレジスタの予め選択可能なものとの
間でデータを移動させるため、前記デイジタルメ
モリ手段と前記ストレージレジスタの前記予め選
択可能なものとを選択的に結合させるための第１
の手段、 前記命令信号に応答して、前記ストレージレジ
スタの予め選択可能なものと前記算術論理装置と
から前記乗算器手段へデータを移動させるため、
前記ストレージレジスタの前記予め選択可能なも
のと前記算術論理装置とを前記乗算器手段へ選択
的に結合させるための第２の手段、 前記命令信号に応答して、前記乗算器手段から
前記ストレージレジスタの予め選択可能なものお
よび前記算術論理装置へデータを移動させるた
め、前記ストレージレジスタの前記予め選択され
たものと前記算術論理装置とへ前記乗算器手段を
選択的に結合させるための第３の手段、および 前記命令信号に応答して、前記ストレージレジ
スタの予め選択可能なものを選択的に結合させて
前記予め選択されたストレージレジスタを通して
データを移動させるための第４の手段を備え、 前記第１、第２、第３および第４の選択的結合
手段および算術論理装置は、前記命令信号に応答
して同時に動作可能である、集積回路装置。
２ 前記ストレージレジスタの各々は、前記命令
信号に応答して消去されないようにそこに現在あ
るデータを選択的に保持することが可能である、
請求の範囲第１項記載の集積回路装置。
３ 前記算術論理装置は、前記命令信号に応答し
て、上位ビツトのオーバフローを示すキヤリイ信
号を選択的に発生または禁止する、請求の範囲第
２項記載の集積回路装置。
４ 前記算術論理装置はさらに、外部命令に応答
して、ゼロ値データ出力を発生するように作動的
である、請求の範囲第３項記載の集積回路装置。
５ データを格納するためのデイジタルメモリ手
段と外部乗算器手段とに関連して用いるための、
命令信号に応答してデイジタルデータを処理する
ための集積回路装置であつて、 前記データを格納するための複数個のストレー
ジレジスタ、前記ストレージレジスタの各々は、
各々に関連して、前記ストレージレジスタの少な
くとも１個の他のレジスタおよび少なくとも１個
の他のデータソースからそこへアクセスするのを
制御するためのレジスタマルチプレクサを有し、
前記複数個のストレージレジスタは前記関連のレ
ジスタマルチプレクサを介して互いに相互接続さ
れ、それにより前記ストレージレジスタは前記命
令信号に応答して１個のレジスタスタツク、複数
個の並列に互いに独立なレジスタスタツク、また
はレジスタの１個のループの形態で互いに結合さ
れ、 第１のオペランド入力端子と第２のオペランド
入力端子へ与えられたデータに予め選択可能な算
術および論理演算を行なうように作動的である算
術論理装置、前記算術論理装置には、前記第１の
オペランド入力端子へのアクセスを制御するため
の第１のオペランドマルチプレクサと前記第２の
オペランド入力端子へのアクセスを制御するため
の第２のオペランドマルチプレクサとが接続され
ており、前記第１のオペランドマルチプレクサお
よび前記第２のオペランドマルチプレクサは前記
ストレージレジスタの各々の出力に接続され、か
つ前記オペランドマルチプレクサの少なくとも１
つは前記乗算器手段から入力を受けるように接続
されており、 前記ストレージレジスタの各々、前記算術論理
装置、前記メモリ手段から前記乗算器手段への出
力データを予め選択可能なようにマルチプレクス
するための第１の出力マルチプレクサ手段、およ
び 前記ストレージレジスタの少なくとも２個から
の前記メモリ手段への出力データを予め選択可能
なようにしてマルチプレクスするための第２の出
力マルチプレクサとを備え、 関連のレジスタマルチプレクサを備える前記ス
トレージレジスタ、関連のオペランドマルチプレ
クサを備える前記算術論理装置、前記第１の出力
マルチプレクス手段および前記第２の出力マルチ
プレクス手段は前記命令信号に応答して高速並列
演算を行なうためにすべてが同時に動作可能であ
る、集積回路装置。
６ 前記ストレージレジスタの各々は、前記命令
信号に応答して、消去されないように現在そこに
存在するデータを選択的に保持することができ
る、請求の範囲第５項記載の集積回路装置。
７ 前記命令信号に応答して、前記関連のレジス
タマルチプレクサの第１のものは前記デイジタル
メモリ手段を前記デイジタルメモリ手段からデー
タを受けるための前記ストレージレジスタの第１
のものへ結合し、前記関連のレジスタマルチプレ
クサの第２のものは前記乗算器手段からデータを
受けるための前記ストレージレジスタの第２のも
のへ前記乗算器手段を結合し、前記関連のレジス
タマルチプレクサの第３のものは、前記第１のス
トレージレジスタからデータを受けるための前記
ストレージレジスタの第３のものへ前記ストレー
ジレジスタの前記第１のものを結合し、前記関連
のレジスタマルチプレクサの第４のものは、前記
ストレージレジスタの前記第２のものを前記第２
のストレージレジスタからデータを受けるための
前記ストレージレジスタの第４のものへ結合し、
前記第１のレジスタマルチプレクサは前記第４の
ストレージレジスタを、前記第４のストレージレ
ジスタからデータを受けるための前記第１のスト
レージレジスタへ結合し、前記第２のストレージ
レジスタマルチプレクサは前記第３のストレージ
レジスタからデータを受けるため、前記第３のス
トレージレジスタを前記第２のストレージレジス
タへ結合し、これにより、前記集積回路装置は２
つの外部入力ソースからのデータを循環させるた
めのデータループを構成する、請求の範囲第５項
記載の集積回路装置。
８ 前記算術論理装置は、前記命令信号に応答し
て、前記算術論理装置の上位ビツトのオーバフロ
ーを示すキヤリイ信号を選択的に発生または禁止
する、請求の範囲第６項記載の集積回路装置。
９ 前記算術論理装置はさらに、前記算術論理装
置における算術および論理演算の結果に依存し
て、PROPAGATE、GENERATE、ZERO、お
よびOVERFLOWを表わす信号を発生するよう
に作動的な手段を含む、請求の範囲第６項記載の
装置。
１０ デイジタルメモリ手段と関連して、命令信
号に応答してデイジタルデータを格納しかつ伝搬
させるための集積回路装置であつて、 複数個のストレージレジスタ、各前記ストレー
ジレジスタはレジスタマルチプレクサ、少なくと
も２個の入力端子および１個の出力端子を有し、
前記マルチプレクサは前記入力端子の１個を、前
記命令信号に応答して前記ストレージレジスタへ
選択的に結合することが可能であり、各前記スト
レージレジスタの少なくとも１個の入力端子は別
のストレージレジスタの出力端子へ接続され、そ
れにより命令信号に応答して前記複数のストレー
ジレジスタは、 (a) １個のレジスタ系列、データは前記レジスタ
系列を通して伝搬し、前記ストレージレジスタ
の第１のものの入力端子を介してデータは導入
され、かつ前記ストレージレジスタの最後のも
のの出力端子からデータが取出され、および (b) ストレージレジスタのループ、前記ループに
おいて前記ストレージレジスタの最後のものか
らのデータが前記ストレージレジスタの最初の
ものへと伝搬し、 のような態様で選択的に結合される、集積回路装
置。
１１ 前記ストレージレジスタは各々が、前記命
令信号に応答して、消去されないように前記スト
レージレジスタ内に現在存在するデータを選択的
に保持することが可能である、請求の範囲第１０
項記載の集積回路装置。
発明の背景 １ 発明の分野 この発明はデイジタル信号処理に関するもので
あり、特に、高速フーリエ変換（FFT）として
よく知られている変換を含む種々の形式の波形信
号処理タスクを行なうのに必要とされる特定の演
算論理機能を行なうことができる装置に関するも
のである。
高速フーリエ変換は通常フーリエ変換に必要と
されるものよりもかなり少ない乗算演算で信号の
フーリエ変換を行なうことができる種類のプロセ
スである。たとえば、Ｎ個の点についてのデイス
クリートなフーリエ変換の直接的な計算では、
N2の複素乗算および加算が必要である。高速フ
ーリエ変換ではＮ／2log2N個の計算のみでよい。
Ｎ＝1024個の点に対しては、これは99パーセント
の計算の節約を示している。
高速フーリエ変換は、短いループにおける複素
（実および虚）数の多数の繰返しシーケンシヤル
演算で特徴付けられる。変換領域における情報の
操作が特に都合の良いようなリアルタイム応用に
おける周波数の広いスペクトルに適合させるため
には可能な限り速くそのような計算を行なうのが
望ましい。
２ 先行技術の説明 過去において、汎用コンピユータおよびビツト
スライスマシンは波形信号処理応用に適合されて
いた。しかしながら、汎用のコンピユータは一般
に高価であり、かつ信号処理応用、特にリアルタ
イム速度に近付く信号処理応用に用いられるとき
は非常に不必要な、または制限された機能を有す
る。各サンプル期間の間に行なわれなければなら
ない乗算、データ転送などの数は極めて大きく、
処理時間は一般的に中央処理装置のクリテイカル
パスによつて制限されている。たとえば、典型的
なビツトスライス形中央処理装置は、カリフオル
ニア州 サニーベイルのアドバンスト マイクロ
デバイシーズ、インコーポレーテツドによつて
製造されるAM2903演算プロセサである。中央エ
レメント、すなわちAM2903は特殊な乗算機能を
有する演算論理装置および16ワードスクラツチパ
ツドメモリを含む。しかしながら、AM2903は、
多サイクル動作でマイクロプログラムされた乗算
の効率的な実現を可能にするためのみのクリテイ
カルパスを有する。それゆえに、並列ハードウエ
ア乗算ができる装置よりも必ず遅くなる。さら
に、AM2903のアーキテクチヤーはただ１個の演
算論理装置および１個のデータバスのみを有す
る。このように、もしも複素数を操作する必要が
ある場合はクリテイカルパスタイムの制約条件が
存在する、なぜならばそのような動作ごとに２サ
イクルが必要だからである。さらに、AM2903は
同時的なメモリアクセスおよび演算動作を簡単に
行なうことができず、したがつてもう１つのクリ
テイカルパスを確立する。
必要とされることは高度な並列処理が可能な装
置である。事実、本当に高処理スループツトが達
成されることは並列で多くの動作を行なうことに
よるのみである。AM2903を含む現存する装置の
入出力構造は、計算エレメント、記憶エレメント
および外部装置間の必要な相互接続または相互接
続の融通性を与えて簡単にクリテイカルパスを最
小にはしない。
発明の概要 この発明によれば、デイジタルデータの短いル
ープが繰返しかつ並列に処理されるデイジタル信
号処理応用のためのプログラマブル装置が提供さ
れる。この装置は典型的には１個のシリコンチツ
プ上の構造であり、それはストレージレジスタお
よび適当なマルチプレクサを備えた演算論理装置
を含み、レジスタと、演算論理装置と、乗算器お
よび外部メモリのような外部装置との直接的な相
互接続における高度な融通性を可能にする。この
装置は、乗算器装置、メモリ装置、およびプログ
ラム命令ソースに関して同時に機能が作動し得る
５個の独立したプログラマブルサブシステムから
なる。５個の機能は、(1)予め選択されたレジスタ
間の外部メモリ装置におよび外部メモリ装置から
データを移動させること、(2)予め選択されたレジ
スタおよび演算論理ユニツト（ALU）間の外部
乗算器におけるおよび外部乗算器からデータを移
動させること、(3)外部乗算器の出力から予め選択
されたレジスタおよびALUへデータを移動させ
ること、(4)一続きのレジスタを介して選択的にデ
ータを伝播させること、この一続きはあらかじめ
選択可能な長さのものであり、かつ(5)選択された
演算論理動作を行なうことである。
命令セツトは、５個の同時に許容可能な動作の
任意のものを完全に特定することができるこの発
明による装置のために規定される。この装置はキ
ヤリイを明示的に強制しまたはキヤリイを禁止す
ることができる制御ビツトを用いることによつて
演算論理装置でデータワード長のモジユラー拡大
を可能にするような態様で構成され、それによつ
てプログラム制御に従つて演算論理装置の独立的
な並列動作または拡大されたワード長動作を可能
にする。
この発明は添付図面とともに行なわれる以下の
詳細な説明を参照して最もよく理解されよう。
【図面の簡単な説明】
第１図は信号処理システムが結合されるデイジ
タルコンピユータシステムのブロツク図である。
第２図はこの発明によるモジユラー装置が用い
られる演算処理装置および乗算器のブロツク図で
ある。
第３図はこの発明による装置の概略図である。
第４図はこの発明による装置の制御ワードを図
解するチヤートである。
第５図はこの発明による装置の６個の独立した
レジスタのための命令を規定する１組の６個のテ
ーブルである。
第６図はこの発明による装置のための演算論理
ユニツトオペランド選択命令を規定する１組の２
個のテーブルである。
第７図はこの発明による装置のための演算論理
ユニツト動作命令を規定するテーブルである。
第８図はこの発明による装置のための
MULTIPLIER OUTPUT（MO）のため命令を
規定するテーブルである。
第９図はこの発明による装置のためのデータ入
出力（DIO）命令を規定するテーブルである。
第１０図は第２図に示された構造の形式で、こ
の発明による装置のための高速フーリエ変換バタ
フライ動作の一形式の１個の計算サイクルを図解
するテーブルである。
特定の実施例の詳細な説明 この発明はデイジタル形式でアナログ波形を表
わすデイジタル信号を処理する高速フーリエ変換
発生器のためのビツトスライス演算論理装置およ
びレジスタスタツクとして使用するために意図し
ているものである。１つの代表的な状況はコンピ
ユータシステム１０（第１図）である。コンピユ
ータシステム１０において、典型的にはメインシ
ステムバス１２があり、このバス１２は種々のシ
ステムエレメント、たとえば、適当な接続１５に
よつて結合される関連の入力装置（図示せず）を
備えた入力制御装置１４、関連の接続１７によつ
て結合される関連の出力装置（図示せず）を備え
た出力制御装置、中央処理装置を併合する中央シ
ステム制御装置１８、および制御インターフエイ
スを備えたメインメモリ２０を相互接続する。
この発明によれば、メインシステムバス１２へ
結合される、信号処理装置２２のような少なくと
も１個の特殊機能装置がある。信号処理装置２２
は、たとえば、システムバス１２へ与えられる特
定の命令ワード信号に応答して高速フーリエ変換
を行なう。
インターフエイス２４は信号処理装置２２をメ
インシステムバス１２に接続し、かつ信号処理装
置２２のための必要なすべてのデータ、アドレス
および制御情報転送機能を与える。信号処理装置
２２はそれ自体小さな特殊目的の計算機であり、
特殊目的の計算の結果を表わすデイジタル信号を
迅速に発生させることができる。
信号処理装置２２は、典型的には、マイクロプ
ログラムシーケンサ２６、リードオンリメモリ
（ROM）２８、ランダムアクセスメモリ
（RAM）３４、アドレス制御装置またはアドレ
スシーケンサ３６、および特殊目的の複素数プロ
セサ３３とを含み、以下に説明するように、それ
は専用の高速並列乗算機能装置を備えた演算処理
装置を含む。
マイクロプログラムシーケンサ２６はインター
フエイス２４、アドレス制御装置３６、PROM
２８および数処理装置３３へ結合される。マイク
ロプログラムシーケンサ２６はマイクロコード命
令、初期パラメータおよびクロツクをアドレス制
御装置３６および信号処理装置２２の他の装置へ
与える。ROM２８は信号処理装置２２に用いら
れる定数の少なくとも一部を表わすデータを含
む。RAM３４は入出力データの記憶および数処
理装置３３による計算の間に発生されるデータを
いわゆるスクラツチパツド記憶するためのもので
ある。
RAM３４はアドレス制御装置３６へ結合され
るのみならず、インターフエイス２４へおよびイ
ンターフエイス２４からならびに数処理装置３３
へおよび３３から結合される。
第２図を参照して、この発明による複数個の装
置、（以下ではビツトスライス処理装置４０）が
用いられる数処理装置３３のブロツク図が示され
る。第２図のアーキテクチヤーはこの発明による
ビツトスライス処理装置４０の使用の一例にすぎ
ない。数処理装置３３（第２図）は実数処理部分
４２と虚数処理部分４４とを含み、実数処理装置
４２のデータ入出力端子は実数データ４６のため
の相互接続へ結合され、虚数処理装置４４のデー
タ入出力端子は虚数データ４８のためのバスへ結
合される。数処理装置３３はさらに、たとえば、
16ビツトの高速乗算器３２を含み、この乗算器３
２はプログラマブルリードオンリメモリ
（PROM）５０へ結合される一方のオペランド入
力と、実数処理装置４２および虚数処理装置４４
の両方の乗算器入出力端子へ結合される他のオペ
ランド入力とを有する。たとえば、乗算器３２は
カリフオルニア州 ロサンゼルスのTRW，Inc.
によつて製造されるタイプMPY−16HJ16×16ビ
ツト並列乗算器であつてもよい。他の高速並列ア
レイ乗算器もまた用いられてもよい。乗算器３２
の積はバス５２を介して実数処理装置４２および
虚数処理装置４４の除算器入力へ与えられる。特
に、最上位積の16ビツト出力に対しては、１個の
８ビツト部分が虚数処理装置の一方のビツトスラ
イス処理装置４０の一方の８ビツト入力へ結合さ
れ、かつ実数処理装置のビツトスライス処理装置
４０の対応する８ビツト入力へ結合され、他方他
の８ビツト出力（最上位８ビツト）は虚数処理装
置４４の上位ビツトスライス処理装置４０の一方
の８ビツト入力へ結合されかつまた実数処理装置
４２の上位ビツトスライス処理装置４０の同じビ
ツト入力へ結合される。ビツトスライス処理装置
４０は処理装置を形成する各ビツトスライス処理
装置４０間のキヤリイフラグライン５４（他のフ
ラグを含む）によつて並列に互いに付加される。
各ビツトスライス処理装置は制御バス４１Ａ，４
１Ｂ，４１Ｃおよび４１Ｄを介して外部マイクロ
コードの独立したまたは相互独立的な制御に基づ
く。このように、ビツトスライス処理装置４０が
数処理装置３３の基本的なビルデイングブロツク
であることがわかる。第２図のアーキテクチヤー
は複素数システムとともに用いられ得る並列処理
装置の一例である。他のアーキテクチヤーはビツ
トスライス処理装置４０のモジユラー構造および
能力によつて示唆される。
第３図を参照して、各ビツトスライス処理装置
４０は、高度の平行処理および融通性を与える特
定の意図を有する内部アーキテクチヤーを有する
集積回路形式でレジスタ／演算論理装置モジユー
ルからなる。ビツトスライス処理装置４０は６個
のレジスタ６０，６２，６４，６６，６８および
７０を含み、その各々は関連の３チヤネルレジス
タマルチプレクサ７２，７４，７６，７８，８０
および８２を有する。レジスタ６０，６６の２つ
は入力レジスタとして働く。レジスタ６０，６
２，６４，６６，６８，７０は任意のレジスタに
入れられまたは出されるループを形成するスタツ
クに構成される。入力レジスタ６０，６６は互い
に等距離を隔てて配置され、それによつてレジス
タスタツクは２個の独立した並列スタツクとし
て、レジスタの１ループとして、または１入力お
よび１出力を備えたレジスタの１個のスタツクと
してプログラムされることができる。
さらに、それぞれ、Ｓ入力およびＲ入力として
呼ばれる２個のオペランド入力端子８６および８
８が演算論理装置８４に設けられる。Ｓ入力マル
チプレクサ９０、Ｒ入力マルチプレクサ９２、デ
ータ出力マルチプレクサ９４、乗算器出力マルチ
プレクサ９６および出力ドライバ９８および１０
０は相互接続を構成する。さらに、８ビツトスラ
イスとして構成されるビツトスライス処理装置４
０は、次の外部接続を含む。すなわち、その外部
接続は、８ビツト幅データＩ／Ｏ端子（DIO）１
０２、８ビツト幅乗算器Ｉ／Ｏ端子（MIO）１
０４、８ビツト幅乗算器入力端子（MI）１０６、
これは16ビツトラインの最上位積としてMIO１
０４と並列に使用することを意図したものであ
り、符号拡張入力（SEIN）１０８、キヤリイ入力
（CIN）１１０、符号拡張出力（SEOUT）１１２、
および並列ビツトスライス装置の制御のために用
いられる５ビツトの選択されたフラグ、すなわち
CARRY，PROPAGATE，GENERATE，
ZEROおよびOVERFLOWである。
データ出力マルチプレクサ９４は４個の入力を
有し、マルチプレクサ出力９６は８個の入力を有
し、Ｓマルチプレクサ９０は８個の入力を有し、
かつＲマルチプレクサ９２は８個の入力を有す
る。
レジスタのためのクロツクラインのみならず、
マルチプレクサの命令のためのかつALU８４へ
の制御ラインみまた示されていない。装置は29ビ
ツト命令ワードによつて規定される外部命令制御
を受け、前記29ビツト命令ワードによつて、すべ
てのレジスタおよびALUは各クロツクサイクル
で外部手段によつて明らかに制御されることがで
きる。この発明による論理回路の種々の特定の実
現は、一旦制御状態および相互接続がここに開示
したように規定されると、論理回路の設計に携わ
る者にとつては明らかであろう。
ビツトスライスプロセサ４０の内部相互接続は
外部アクセス端子のみならず、レジスタとALU
８４との間の相互接続の最大融通性を与えるよう
に意図されている。特に、第３図を参照して、エ
レメント間のすべての相互接続は８ビツト幅のバ
スの接続である。DIO端子１０２はデータ入力
（DI）バス１２０を有し、このバス１２０はMO
マルチプレクサ９６のDI入力へ結合されかつま
た第１のレジスタ６０（以下、A1レジスタ）の
ための第１のマルチプレクサ７２の一方入力と第
４のレジスタ６６（以下B1レジスタ）の第４番
目のマルチプレクサ７８の一方入力へ結合され
る。MIO端子１０４は乗算器入力（LSP）バス
１２２を有し、このバス１２２はＳマルチプレク
サ９０の最下位積（LSP）端子へ結合され、A2
レジスタ６２のA2マルチプレクサ７４の一方入
力およびB2レジスタ６８のB2マルチプレクサ８
０の一方入力へ結合される。
MI端子１０６のバスMSP１２４はＳマルチプ
レクサ９０の最上位積（MSP）端子へ、A3レジ
スタ６４のA3マルチプレクサ７６の一方入力へ、
B3レジスタ７０のB3マルチプレクサ８２の一方
入力へ、A1レジスタ６０のA1マルチプレクサ７
２の一方入力へ、かつB1レジスタ６６のB1マル
チプレクサ７８の一方入力へ結合される。
ALUバス１２６として示されるALU８４の出
力バスは、MOマルチプレクサ９６のALU入力
へ、A3レジスタ６４のA3マルチプレクサ７６の
一方入力へ、B3レジスタ７０のB3マルチプレク
サ８２の一方入力へ、A2レジスタ６２のA2マル
チプレクサ７４の一方入力へ、かつB2レジスタ
６８のB2マルチプレクサ８０の一方入力へ結合
される。
A1バスとして示すA1レジスタ６０の出力は、
A2レジスタ６２のA2マルチプレクサ７４の一方
入力へ、MOマルチプレクサ９６のA1入力へか
つＳマルチプレクサ９０およびＲマルチプレクサ
９２の両方のA1入力へ結合される。A2バスとし
て示すA2レジスタ６２の出力は、A3レジスタ６
４のA3マルチプレクサ７６の一方入力へ、かつ
DOマルチプレクサ９４のA2入力へ、MOマルチ
プレクサ９６へ、Ｓマルチプレクサ９０へかつＲ
マルチプレクサ９２へ結合される。A3バスとし
て示すA3レジスタ６４の出力は、B1レジスタ６
６のB1マルチプレクサ７８の一方入力へ、かつ
DOマルチプレクサ９４、MOマルチプレクサ９
６、Ｓマルチプレクサ９０およびＲマルチプレク
サ９２のA3入力へ結合される。
B1レジスタ６６の出力はB2レジスタ６８のB2
マルチプレクサ８０の一方入力へ結合され、かつ
MOマルチプレクサ９６、Ｓマルチプレクサ９０
およびＲマルチプレクサ９２のB1入力へ結合さ
れる。B2バスで示されるB2レジスタ６８の出力
はB3レジスタ７０のB3マルチプレクサ８２の一
方入力と、DOマルチプレクサ９４MOマルチプ
レクサ９６、Ｓマルチプレクサ９０およびＲマル
チプレクサ９２のB2入力とへ結合される。B3レ
ジスタ７０の出力はA1レジスタ６０のA1マルチ
プレクサ７２の一方入力へ結合され、かつDOマ
ルチプレクサ９４、MOマルチプレクサ９６、Ｓ
マルチプレクサ９０およびＲマルチプレクサ９２
のB3入力へ結合される。
SEIN入力端子１０８はFORCE ZERO入力ライ
ン１３０であるように、Ｒマルチプレクサ９０の
入力へ結合される。Ｓマルチプレクサの出力は
ALU８４のＳ入力８６へ与えられるのみならず、
SEOUT端子１１２へMSB Ｓオペランド出力とし
て与えられる。DOマルチプレクサ９４の出力は
ドライバ９８を介してDIO出力端子１０２へ結合
される。MOマルチプレクサ９６の出力はドライ
バ１００を介してMIO出力端子１０４へ結合さ
れる。簡単にわかるように、マルチプレクサおよ
びビツトスライス処理装置４０のバスは１個の装
置において、典型的にはシリコンのチツプの上
に、任意のレジスタとALU８４との間の直接的
な相互接続と、事実上の任意の点に入れられかつ
出されることができる６個のレジスタの連続的な
循環レジスタスタツクと、独立的に待ち合わせる
べき３個のレジスタの２対を許容する構造を許容
する。各レジスタは３個のソースのうちの１個か
らのデータをロードするように独立して制御され
てもよい。２つのレジスタ、すなわちA1レジス
タ６０およびB1レジスタ６６は特に入力レジス
タとして使用するために意図されるものであり、
他方他の４個のレジスタはアキユムレータレジス
タとして意図される。
ALU８４には以下のような８個の規定可能な
演算および論理機能、Ｒ＋Ｓ，Ｒ−Ｓ，Ｓ−Ｒ，
Pass Ｒ，ROR Ｓ，Ｒ AND Ｓ，Ｒ XOR
Ｓ，および（Ｒの反転）が与えられる。
２個のポートが与えられて外部乗算器と通信す
る。MIO端子１０４はオペランドをロードしか
つ最下位積（LSP）を回復させるために乗算器の
Ｙボートとともに用いられるように設計される。
MI端子１０６は外部乗算器の最上位積（MSP）
を回復させるように意図される。第３のポート、
DIO端子１０２は外部メモリとの通信のために意
図されるものである。
ビツトスライス処理装置４０には、５個の領域
において同時にかつ独立的に命令を実行するため
の機能が設けられる。これらの領域は次のとおり
である。
１ レジスタマルチプレクサ命令信号によつて確
立される外部メモリおよび特定化された内部レ
ジスタとの間のデータ交換、 ２ オペランドマルチプレクサ命令信号によつて
規定される内部レジスタまたは外部乗算器のい
ずれかからの乗算器オペランドのロード、 ３ 外部乗算器から乗算器積を検索、 ４ 演算または論理動作を行なうこと、および ５ レジスタのスタツク内でデータを移動させる
こと。
第４図を参照して、29ビツトの２進命令ワード
の構造が示されており、それは、29個の外部端子
に与えられるとき、以下に説明するような命令を
実行する。この命令はマルチプレクサをプリセツ
トしかつマイクロコードサイクルごとにALU動
作を規定する13個の独立したデイスジヨイントマ
イクロコードフイールドからなる。特に、ビツト
Ｏからなるフイールド１はDATA OUT
ENABLEフイールドとして規定される。ビツト
１によつて規定されるフイールド２は
MULTIPLIER OUT ENABLEフイールドであ
る。ビツト２および３によつて規定されるフイー
ルド３はDATA OUT SELECTフイールドであ
る。ビツト４，５および６によつて規定されるフ
イールド４はMULTIPLIER OUT SELECTフ
イールドである。ビツト７および８で規定される
フイールド５はレジスタA1にデータを記憶する
ためのSTOREA1フイールドである。同様に、ビ
ツト９および１０，１１および１２，１３および
１４，１５および１６、ならびに１７および１８
によつてそれぞれ規定されるフイールド６，７，
８，９および１０はSTOREA2，STOREA3，
STOREB1，STOREB2，STOREB3フイールド
である。ビツト19，20，21および22はALU動作
のすべてを規定しかつALU OPERATORフイー
ルドと呼ばれる。ビツト23，24，および25は
ALU Ｓ OPERAND SELECTを規定し、かつ
ビツト26，27および28はALU Ｒ OPERAND
SELECTフイールドを規定する。
第５図はビツトI7ないしI18の４個の状態を規定
し、それらは３個のマルチプレクサ入力のどれが
レジスタＡ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３と
関連して駆動されるかを特定する。各表の第４番
目の状態はHOLD状態であり、データが前のレ
ジスタまたは入力からレジスタへ伝播されるのを
妨げる。
A1レジスタ命令セツトは、そこに与えられる
I7およびI8ビツト入力に応答して、HOLDのもな
らず、最上位積（MSP）、DIバスまたはバスB3
を選択する。命令ビツトI9およびI10に応答する
A2レジスタはHOLDのみならずLSP，ALUおよ
びA1バスをゲート処理する。A3レジスタはビツ
トI11およびI12に応答して、HOLDのみならず、
MSP，ALUまたはA2バスのいずれかのためのマ
ルチプレクサを能動化する。
ビツトI13およびI14として命令されるＢ１レジ
スタは、Ａ１レジスタ命令の鏡像である。なぜな
らばそれもまたその命令セツトとして最上位積、
DIバス、Ａ３およびHOLDに応答するからであ
る。同様に、ビツトI15およびI16に応答するレジ
スタＢ２はLSP，B1バスおよびHOLDをゲート
処理し、かつB3レジスタはビツトI17およびI18に
応答してMSP，ALU，B2バスおよびHOLDをゲ
ート処理する。
命令ビツトI26，I27およびI28はＲオペランドマ
ルチプレクサのマルチプレクサゲート処理を規定
し、かつビツトI23，I24およびI25はＳオペランド
マルチプレクサゲート処理である（第６図）。８
個の異なるゲートに対する命令は、それぞれA1
バス，A2バス，A3バス，B1バス，B2バス，B3
バス，SEIN，およびFORCE ZEROである。Ｓオ
ペランド側では、ゲート処理命令はA1バス，A2
バス，A3バス，B1バス，B2バス，B3バス，
MSPバスおよびLSPバスである。
ビツトI4，I5およびI6はMOマルチプレクサ９
６のためのゲート処理命令であり、これらは、そ
れぞれ、A1バス，A2バス，A3バス，B1バス，
B2バス，B3バス，ALU，およびDI（第８図）で
ある。ビツトI2およびIaはDOマルチプレクサ９
４のためのマルチプレクサ命令を規定し、それら
はそれぞれA2，A3，B2，B3である。
ビツトI21，I22，I19およびI20はALU８４のため
の動作を規定する。ビツトI19およびI20の状態は
また、隣接または並列ビツトスライス処理装置へ
の関連の情報を通信させるようにビツトがセツト
されたかどうかを規定する。もしもビツトI19お
よびI20が常に０であれば、CARRY OUTビツト
はキヤリイ信号を出す（ALUの積に依存する）。
同様に、PROPAGATEビツトおよび
GENERATEビツトもまた、ビツトI19およびI20
が０にセツトされたときはいつでもALUの積に
従つてセツトされる。しかしながら、ビツトI19
がセツトされると、CARRY OUTは常に禁止さ
れ（０にセツトされ）かつPROPAGATEおよび
GENERATEビツトはCARRY OUT信号に対し
て相補的状態にロツクされる。（図示した特定の
設計においては、PROPAGATEおよび
GENERATEビツトは、それらが２進０へセツ
トされるときにのみ能動化されるようにその否定
がとられる。）ビツトI20がビツトI19が０のときに
セツトされると、CARRY OUTビツトが常に能
動化され、他方PROPAGATEおよび
GENERATEビツトもまた相補的な状態にセツ
トされ、この場合それらもまた能動状態にロツク
される。
ビツトI19およびI20に関連のビツトI21およびI22
はALUの動作を規定する。ビツトI19およびI20が
０のとき、ビツトI21およびI22はビツトI21および
I22の４個の可能な状態に従つて、４個の演算動
作Ｒ＋Ｓ，Ｒ−Ｓ，Ｒ（Ｒ PASS），Ｓ−Ｒを規
定する。同じ演算動作は、ビツトI19およびI20が
それぞれ１および０、および０および１に、それ
ぞれセツトされるときに規定される。しかしなが
ら、ビツトI19およびI20がともに１にセツトされ
ると、ビツトI21およびI22は論理演算Ｒ XOR
Ｓ，Ｒ AND Ｓ，Ｒ negate，およびＲ OR
Ｓを規定する。
このように、ALUの、マルチプレクサのかつ
レジスタの状態のすべてが外部命令によつて充分
に規定される。これらの論理命令を実行すること
ができる構造のインプリメンテーシヨンは当業者
にとつて明らかであり、かつ多くのそのような構
造はこれらの基準を満たすものである。ビツトの
順序はもちろん、フイールドが上述した制約内で
互いに独立である限り関係がない。
第１０図は命令のマイクロコードを図解するテ
ーブルであり、１個の高速フーリエ変換バタフラ
イ動作に対する第２図に示される形式の基本的な
信号処理装置のアーキテクチヤーに与えられる。
実現される特定の演算は、A′＝Ａ＋BWk Nおよび
B′＝Ａ−BWk Nのバタフライ動作であり、ここに
おいてＡ，A′，Ｂ，B′およびWk Nは複素数であ
る。マイクロコードの構造は全体の読み書きサイ
クルを完成するために10サイクル必要とされるよ
うなものである。しかしながら、ここに開示した
プログラミング構造でコードを実現することによ
つて、新しい演算が開始されかつ第４番目のサイ
クルごとに完成されることができる。これは、ビ
ツトスライス処理装置４０の並列構造の充分な利
点をとるためエンコードがインタリーーブされる
ので可能である。16個のサイクルが０から15の数
で示されている。図示の乗算マイクロサイクルは
入力バスDIO１０２を介して値Ｂの実数および虚
数部の読出でシステムサイクル３から始まる。ア
ドレスは外部メモリへ与えられ、かつDO
ENABLEフイールドはビツトスライイス処理装
置４０へのデータを実数処理装置４２（第２図）
のB1レジスタへかつ虚数処理装置４４のB1レジ
スタへ通過させるようにセツトされる。
計算処理装置は表に示される命令によつて示さ
れるように続く。命令の間隔は命令的である。た
とえば、システムサイクル６に生じる第１の
ALU命令は、システムサイクル１０およびシス
テムサイクル１４で再び繰返されてもよい。４個
の命令サイクルは、バタフライ乗算のためのクリ
テイカルバスが可能な限り各並列動作が密接して
追従するような態様でインターリーブする。
特に、前のレジスタからの指令を受取るために
明白な指令が各レジスタに与えられる、ここに規
定した命令セツトを備えた、この発明の価値ある
特徴は、データをスタツクに押し進め、次に続く
レジスタのデータへオーバライトさせ、任意の時
に任意のレジスタからデータをプルアウトする能
力である。さらに他の便利で重要な特徴はキヤリ
イを禁止するための明示的な命令である。この命
令はビツトスライスモジユール間の費用がかかり
不必要なANDゲートを除去する。したがつて、
システムは、プログラム制御に従つて、素早く、
１個の大きな拡大された精密計算装置から複数個
のより小さな独立的に作動可能な計算装置まで変
化されることができる。この発明のさらに他の価
値ある特徴は命令デコーダの必要を除去すること
である。その命令は明確に規定される。事実、命
令の500000000以上の組合せ（229）が命令ワード
およびこれらの明らかな能力を有する装置におい
て可能である。命令セツトは何ら規定されない状
態がないようなものである。
ここに説明したこの発明の実施例は信号処理応
用のため、かつまたベクトル計算応用のために最
適化されるビツトスライス計算装置を規定した。
それは並列に５個の機能を続行することができ、
かつ最小の無駄動作で特徴的なバタフライ機能
（メモリに対する特別のコールおよび乗算を除く）
を行なうことができかつ規定されない状態なしで
充分に明確な命令セツトを与えることができるよ
うに示されている。装置は拡大可能な計算機のモ
ジユールとして用いられることができ、または簡
単な命令によつてマイクロコード入力に依存し
て、他の類似の計算機と並列で独立した装置とし
て作動するようにされることができる。ここに説
明したビツトスライス装置はシリコン半導体の１
個のチツプの上に実施されるように意図されてお
り、それによつてより大きなシステムにおける多
種多様な応用における１コンポーネントとしての
使用が可能である。たとえば、装置はハードウエ
アFFT変換処理装置において用いられることが
できる。100ナノ秒の典型的な装置のサイクルで
は、この装置は400ナノ秒毎に１回典型的なFFT
バタフライ動作を完成することができる。
特定の実施例を参照してこの発明を説明した。
この開示に鑑み当業者にとつては他の実施例も明
らかであろう。したがつて、請求の範囲に示した
ものを除きこの発明は制限されるべきものでない
と意図する。
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