JPH02301209A - 自動利得制御増幅器 - Google Patents
自動利得制御増幅器Info
- Publication number
- JPH02301209A JPH02301209A JP12065789A JP12065789A JPH02301209A JP H02301209 A JPH02301209 A JP H02301209A JP 12065789 A JP12065789 A JP 12065789A JP 12065789 A JP12065789 A JP 12065789A JP H02301209 A JPH02301209 A JP H02301209A
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- JP
- Japan
- Prior art keywords
- input
- amplifier circuit
- gain control
- circuit
- output
- Prior art date
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- Granted
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- 238000001514 detection method Methods 0.000 claims description 7
- 230000002238 attenuated effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力ダイナミックレンジを拡大させた自動利得
制御増幅器に関するものである。
制御増幅器に関するものである。
従来の自動利得制御増幅器は、第４図に示すように増幅
回路３の出力はピーク検出回路５に接続され、このピー
ク検出回路５の出力は利得制御用増幅回路６を介して増
幅回路３に帰還される構成となっている。
回路３の出力はピーク検出回路５に接続され、このピー
ク検出回路５の出力は利得制御用増幅回路６を介して増
幅回路３に帰還される構成となっている。
このように構成される自動利得制御増幅器において、入
力端子１に入力された信号は増幅回路３によシ増幅され
て出力端子４に出力される。この出力信号はピーク検出
回路５によシ信号のピーク値が検出され、利得制御用増
幅回路６に内蔵される基準電圧とピーク値とが利得制御
用増幅回路６により比較増幅される。この比較増幅され
た電圧は増幅回路３に与えられ、出力振幅が一定となる
ように利得の制御が行なわれる。
力端子１に入力された信号は増幅回路３によシ増幅され
て出力端子４に出力される。この出力信号はピーク検出
回路５によシ信号のピーク値が検出され、利得制御用増
幅回路６に内蔵される基準電圧とピーク値とが利得制御
用増幅回路６により比較増幅される。この比較増幅され
た電圧は増幅回路３に与えられ、出力振幅が一定となる
ように利得の制御が行なわれる。
前述した従来の自動利得制御増幅器は、利得制御用増幅
回路６の入力ダイナミックレンジが一定であるので、そ
れ以上の振幅を有する信号に対しては線形に増幅できな
いという問題があった。
回路６の入力ダイナミックレンジが一定であるので、そ
れ以上の振幅を有する信号に対しては線形に増幅できな
いという問題があった。
このような課題を解決するために本発明は、入力端子が
抵抗器を介して増幅回路の入力部と接続され、利得制御
用増幅回路の出力はヒステリシス回路を介してトランジ
スタのベースに接続され、そのコレクタは前記増幅回路
の入力部と接続されている。
抵抗器を介して増幅回路の入力部と接続され、利得制御
用増幅回路の出力はヒステリシス回路を介してトランジ
スタのベースに接続され、そのコレクタは前記増幅回路
の入力部と接続されている。
本発明においては、入力端子に印加される入力信号が大
きいとき、一旦減衰して増幅が行なわれる。
きいとき、一旦減衰して増幅が行なわれる。
次に本発明について図面を参照して説明する。
第１図は本発明による自動利得制御増幅器の一実施例を
示すブロック図であり、前述の図と同一部分は同一符号
を付しである。同図において、入力端子１は抵抗器２を
介して増幅回路３の入力部と接続され、増幅回路３の出
力は出力端子４と接続されるとともにピーク検出回路５
の入力部と接続される。ピーク検出回路５の出力は利得
制御用増幅回路６に接続され、利得制御用増幅回路６の
出力は増幅回路３に接続されるとともにヒステリシス回
路γの入力部に接続される。ヒステリシス回路７の出力
はトランジスタ８のベースに接続される。トランジスタ
８のエミッタは地気と接続され、コレクタは増幅回路３
の入力部と接続される。
示すブロック図であり、前述の図と同一部分は同一符号
を付しである。同図において、入力端子１は抵抗器２を
介して増幅回路３の入力部と接続され、増幅回路３の出
力は出力端子４と接続されるとともにピーク検出回路５
の入力部と接続される。ピーク検出回路５の出力は利得
制御用増幅回路６に接続され、利得制御用増幅回路６の
出力は増幅回路３に接続されるとともにヒステリシス回
路γの入力部に接続される。ヒステリシス回路７の出力
はトランジスタ８のベースに接続される。トランジスタ
８のエミッタは地気と接続され、コレクタは増幅回路３
の入力部と接続される。
第２図はヒステリシス回路６の入力、出力電圧特性を示
すグラフであり、出力電圧が立上がるときの入力電圧は
出力電圧が立下がるときの入力゛送圧よりも高電圧とな
っており、いわゆるヒステリシス特性を有している。こ
のとき、出力電圧の立下シ、立上りに要する入力電圧を
充分小さくすることによシ、出力電圧はトランジスタの
ベース。
すグラフであり、出力電圧が立上がるときの入力電圧は
出力電圧が立下がるときの入力゛送圧よりも高電圧とな
っており、いわゆるヒステリシス特性を有している。こ
のとき、出力電圧の立下シ、立上りに要する入力電圧を
充分小さくすることによシ、出力電圧はトランジスタの
ベース。
エミッタ間電圧Ｖ［ｌＥより充分小さいまたは充分大き
い２値の安定な電圧を得ることができる。したがってト
ランジスタ８は遮断状態もしくは飽和状態トなシ、トラ
ンジスタ８のコレクタの有するインピーダンスは充分大
きいまたは小さい状態となる。
い２値の安定な電圧を得ることができる。したがってト
ランジスタ８は遮断状態もしくは飽和状態トなシ、トラ
ンジスタ８のコレクタの有するインピーダンスは充分大
きいまたは小さい状態となる。
次に第１図により全体の動作を説明する。ここでは利得
制御用増幅回路６は入力電圧に比例して大きくなる出力
電圧を発生するものとする。まず、入力端子１に入力し
た信号は、抵抗器２を介して増幅回路３によシ増幅され
、出力端子４に出力される。出力の信号はピーク検出回
路５によりピーク値が検出され、利得制御用増幅回路６
に内蔵される基準電圧と比較増幅され、増幅回路３およ
びヒステリシス回路７に与えられる。増幅回路３に与え
られた電圧により出力端子４の信号は振幅が一定となる
ように制御される。ヒステリシス回路７に与えられる電
圧が低電圧のときは、ヒステリシス回路Ｔの出力も低電
圧となりトランジスタ８は遮断状態であるので、コレク
タは高インピーダンスとなシ、入力端子１に入力された
信号は抵抗器２を介しても減衰しない。ヒステリシス回
路Ｔに与えられる電圧が高電圧のときヒステリシス回路
７の出力も高電圧となり、トランジスタ８は飽和状態に
なるので、コレクタは低インピーダンスとなり、入力端
子１に入力された信号は減衰する。
制御用増幅回路６は入力電圧に比例して大きくなる出力
電圧を発生するものとする。まず、入力端子１に入力し
た信号は、抵抗器２を介して増幅回路３によシ増幅され
、出力端子４に出力される。出力の信号はピーク検出回
路５によりピーク値が検出され、利得制御用増幅回路６
に内蔵される基準電圧と比較増幅され、増幅回路３およ
びヒステリシス回路７に与えられる。増幅回路３に与え
られた電圧により出力端子４の信号は振幅が一定となる
ように制御される。ヒステリシス回路７に与えられる電
圧が低電圧のときは、ヒステリシス回路Ｔの出力も低電
圧となりトランジスタ８は遮断状態であるので、コレク
タは高インピーダンスとなシ、入力端子１に入力された
信号は抵抗器２を介しても減衰しない。ヒステリシス回
路Ｔに与えられる電圧が高電圧のときヒステリシス回路
７の出力も高電圧となり、トランジスタ８は飽和状態に
なるので、コレクタは低インピーダンスとなり、入力端
子１に入力された信号は減衰する。
第３図はこのときの入力端子１の入力信号電圧と増幅回
路３の入力信号電圧との関係を示している。
路３の入力信号電圧との関係を示している。
このように増幅回路３の入力信号電圧は増幅回路３の入
カダイナミックレンジｖＤム１よυ大きくなる前に一旦
減衰を行なう。したがって本自動利得制御増幅器はよシ
広範囲なダイナミックレンジＶＤＡＯが得られる。
カダイナミックレンジｖＤム１よυ大きくなる前に一旦
減衰を行なう。したがって本自動利得制御増幅器はよシ
広範囲なダイナミックレンジＶＤＡＯが得られる。
以上説明したように本発明による自動利得制御増幅器は
、入力信号が小さいとき、一旦減衰して増幅を行なうの
で、従来の自動利得制御増幅器より大きな入力信号を線
形に増幅できるという極めて優れた効果が得られる。
、入力信号が小さいとき、一旦減衰して増幅を行なうの
で、従来の自動利得制御増幅器より大きな入力信号を線
形に増幅できるという極めて優れた効果が得られる。
第１図は本発明による自動利得制御増幅器の一実施例を
示すブロック図、第２図はヒステリシス回路の入力、出
力電圧特性を示す図、第３図は本発明による自動利得制
御増幅器の入力信号電圧と増幅回路の入力信号電圧との
関係を示す図、第４図は従来の自動利得制御増幅器の構
成を示すブロック図である。 １・・−・入力端子、２・・・・抵抗器、３・−・・増
幅回路、４・−・・出力端子、５・・・・ピーク検出回
路、６・・・・利得制御用増幅回路、７・・・・ヒステ
リシス回路、８・Φ・・トランジスタ。
示すブロック図、第２図はヒステリシス回路の入力、出
力電圧特性を示す図、第３図は本発明による自動利得制
御増幅器の入力信号電圧と増幅回路の入力信号電圧との
関係を示す図、第４図は従来の自動利得制御増幅器の構
成を示すブロック図である。 １・・−・入力端子、２・・・・抵抗器、３・−・・増
幅回路、４・−・・出力端子、５・・・・ピーク検出回
路、６・・・・利得制御用増幅回路、７・・・・ヒステ
リシス回路、８・Φ・・トランジスタ。
Claims (1)
- 入力端子と出力端子との間に接続された増幅回路の出
力がピーク検出回路および利得制御用増幅回路を介して
前記増幅回路に帰還される自動利得制御増幅器において
、前記入力端子と増幅回路の入力部との間に抵抗器が接
続されかつ前記利得制御用増幅回路の出力部がヒステリ
シス回路を介してトランジスタのベースに接続されると
ともに前記トランジスタのコレクタが前記増幅回路の入
力部に接続されたことを特徴とする自動利得制御増幅器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120657A JPH07101828B2 (ja) | 1989-05-15 | 1989-05-15 | 自動利得制御増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120657A JPH07101828B2 (ja) | 1989-05-15 | 1989-05-15 | 自動利得制御増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02301209A true JPH02301209A (ja) | 1990-12-13 |
| JPH07101828B2 JPH07101828B2 (ja) | 1995-11-01 |
Family
ID=14791663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1120657A Expired - Lifetime JPH07101828B2 (ja) | 1989-05-15 | 1989-05-15 | 自動利得制御増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101828B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0637130A2 (en) * | 1993-07-29 | 1995-02-01 | Japan Radio Co., Ltd | Receiver and method of receiving |
| US7468760B2 (en) | 2005-03-31 | 2008-12-23 | Mstar Semiconductor, Inc. | Apparatus and related method for level clamping control |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58104013U (ja) * | 1982-01-08 | 1983-07-15 | 三菱電機株式会社 | Ａｇｃ装置 |
-
1989
- 1989-05-15 JP JP1120657A patent/JPH07101828B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58104013U (ja) * | 1982-01-08 | 1983-07-15 | 三菱電機株式会社 | Ａｇｃ装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0637130A2 (en) * | 1993-07-29 | 1995-02-01 | Japan Radio Co., Ltd | Receiver and method of receiving |
| EP0637130A3 (en) * | 1993-07-29 | 1995-05-10 | Japan Radio Co Ltd | Recipients and recipient procedures. |
| US5507023A (en) * | 1993-07-29 | 1996-04-09 | Japan Radio Co., Ltd. | Receiver with an AGC circuit capable of expanding a dynamic range |
| US7468760B2 (en) | 2005-03-31 | 2008-12-23 | Mstar Semiconductor, Inc. | Apparatus and related method for level clamping control |
| US7486336B2 (en) | 2005-03-31 | 2009-02-03 | Mstar Semiconductor, Inc. | ADC system, video decoder and related method for decoding composite video signal utilizing clock synchronized to subcarrier of composite video signal |
| US7564502B2 (en) | 2005-03-31 | 2009-07-21 | Mstar Semiconductor, Inc. | Automatic gain control analog-to-digital converting system and related method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101828B2 (ja) | 1995-11-01 |
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