JPH02294062A - 集積回路トレンチ抵抗器 - Google Patents
集積回路トレンチ抵抗器Info
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- JPH02294062A JPH02294062A JP2084792A JP8479290A JPH02294062A JP H02294062 A JPH02294062 A JP H02294062A JP 2084792 A JP2084792 A JP 2084792A JP 8479290 A JP8479290 A JP 8479290A JP H02294062 A JPH02294062 A JP H02294062A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49082—Resistor making
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
1皇」JリLl允1
本発明は集積回路に閏達し、詳細には集積回路のトレン
チ内に形成される抵抗器に圓連する。
チ内に形成される抵抗器に圓連する。
の び 題1
集積回路の製造において、標準的な回路におけるように
、抵抗器は多くの目的に使用される。全ての1!積回路
の構成要素に関して、構成要素の寸法を最小限にする必
要がある。更に@訳のキャバシタンスは、通常最小限に
されるべきである。
、抵抗器は多くの目的に使用される。全ての1!積回路
の構成要素に関して、構成要素の寸法を最小限にする必
要がある。更に@訳のキャバシタンスは、通常最小限に
されるべきである。
現在の118!i回路技術では、一般的な抵抗器は半導
体層の中で、ある種のドーパントを反対の半尋体形の半
導体物質の領域に拡散することで形成される。例えば、
P形のドーバントが半導体物質のN形の領域に注入され
て拡散され、P形の抵抗器を形成する。拡散の等方性の
性質により、これらの装置は水平方向の領域を相当に占
めるであろう。
体層の中で、ある種のドーパントを反対の半尋体形の半
導体物質の領域に拡散することで形成される。例えば、
P形のドーバントが半導体物質のN形の領域に注入され
て拡散され、P形の抵抗器を形成する。拡散の等方性の
性質により、これらの装置は水平方向の領域を相当に占
めるであろう。
更に抵抗器により形成されるPN接合は、回路の性能を
劣化させる寄生キャパシタンスを有する。
劣化させる寄生キャパシタンスを有する。
従って、集積回路内で水平方向の領域を最小限しか使用
しない集WA@路抵抗器への必要が生じている。更にキ
Vパシタンスが非常に減少された集積回路への必要が生
じている。
しない集WA@路抵抗器への必要が生じている。更にキ
Vパシタンスが非常に減少された集積回路への必要が生
じている。
問題点を解決するための手段及び 用
本発明によると、従来の集積回路抵抗器の欠点及び問題
を著しく削除または減少するトレンブー、及びその製造
方法が提供される。
を著しく削除または減少するトレンブー、及びその製造
方法が提供される。
本発明による抵抗性素子は、中にトレンチが形成された
第一の物質の農を含む。抵抗性充填物は、一般的に所定
の導電形で第一のドーバント・レベルの半導体物質であ
り、トレンチ内に形成される。
第一の物質の農を含む。抵抗性充填物は、一般的に所定
の導電形で第一のドーバント・レベルの半導体物質であ
り、トレンチ内に形成される。
抵抗性充填物は選択的に、半導体以外の抵抗性物質を含
んでb良い。充填物と同じs電形で、しかし違うドーバ
ント・レベルの半導体物質の第二の層が、第一の層に隣
接して、抵抗性充填物と接触して形成される。絶縁領域
が、抵抗性充填物と1・レンチの間に形成されても良い
。更に頭部領域が、第二の層が抵抗性充填物の端と接触
するインタフェースで形成されても良い。この頭部領域
はまた第二の層と同じ導電形の物質を含むが、第二の層
よりもドーパントI!度が大きいであろう。抵抗性充填
物はP形またはN形物質のどちらかを含んで良い。
んでb良い。充填物と同じs電形で、しかし違うドーバ
ント・レベルの半導体物質の第二の層が、第一の層に隣
接して、抵抗性充填物と接触して形成される。絶縁領域
が、抵抗性充填物と1・レンチの間に形成されても良い
。更に頭部領域が、第二の層が抵抗性充填物の端と接触
するインタフェースで形成されても良い。この頭部領域
はまた第二の層と同じ導電形の物質を含むが、第二の層
よりもドーパントI!度が大きいであろう。抵抗性充填
物はP形またはN形物質のどちらかを含んで良い。
本発明は、所定の闇の抵抗を得るのに必要な水平方向の
領域を、最小限にするという技術的な利点を捉供ずる。
領域を、最小限にするという技術的な利点を捉供ずる。
装置のほぼ垂直な構造は、集梢回路内の最小限の水平方
向の領域を占める。本発明の他の技術的な利点は、抵抗
器のキVバシタンスの減少を含む。本発明の抵抗性充填
物を絶縁物で囲むことにより、抵抗鼎のキ1lパシタン
スは著しく減少ずる。
向の領域を占める。本発明の他の技術的な利点は、抵抗
器のキVバシタンスの減少を含む。本発明の抵抗性充填
物を絶縁物で囲むことにより、抵抗鼎のキ1lパシタン
スは著しく減少ずる。
本発明とその利点をより良く理解するために、図面と共
に以下の詳細な説明を参照されたい。
に以下の詳細な説明を参照されたい。
実施例
本発明の好ましい実施例は、第1図及び第2図を参照と
して最も良く理解ざれるであろう。図面にわたって同様
の部分には同じ参照数字を用いている。
して最も良く理解ざれるであろう。図面にわたって同様
の部分には同じ参照数字を用いている。
第1図は本発明の抵抗器10の第一の工程段階後の断面
図を示す。トレンチ12は層14内に形成される。集積
回路工程において、層14は一般的にシリコンのような
半導体物質の層を含む。トレンチ12は一般的に層14
の表面16から下方向にエッチングされる。トレンチ1
2の形成により、側壁18と20が形成される。トレン
チ12は、第二の層22に接触するような深さに形成さ
れる。トレンチ12の底端24は、トレンチ12がff
l22と接触するところに形成される。Fl14及び2
2と同様な層が、層14及び22に隣接して更に複数あ
っても良い(図示されず)。トレンチ12は特定の埋込
み層に接触するように、いかなる深さに形成されても良
い。トレンチ12が紀られる層14または他の層(図示
されず)の厚さにより、トレンチ12の深さが決まる。
図を示す。トレンチ12は層14内に形成される。集積
回路工程において、層14は一般的にシリコンのような
半導体物質の層を含む。トレンチ12は一般的に層14
の表面16から下方向にエッチングされる。トレンチ1
2の形成により、側壁18と20が形成される。トレン
チ12は、第二の層22に接触するような深さに形成さ
れる。トレンチ12の底端24は、トレンチ12がff
l22と接触するところに形成される。Fl14及び2
2と同様な層が、層14及び22に隣接して更に複数あ
っても良い(図示されず)。トレンチ12は特定の埋込
み層に接触するように、いかなる深さに形成されても良
い。トレンチ12が紀られる層14または他の層(図示
されず)の厚さにより、トレンチ12の深さが決まる。
半導体工程において、これらの層は一般的に厚さ約0.
5乃至1.5umである。
5乃至1.5umである。
トレンチ12はその周囲が円形でも長方形でも良い。ト
レンチ12の大きさが小さくなるにつれ、一般的にその
外周は丸くなり始め、よってその形は円形に近くなる。
レンチ12の大きさが小さくなるにつれ、一般的にその
外周は丸くなり始め、よってその形は円形に近くなる。
しかしながらより大きなトレンチでは、形は円形でも長
方形でも良い。もしトレンチ12が円形ならば、その場
合には1側壁」は一つしか存在しないであろう。トレン
チ12の幅《または円形の場合は直径》は、側g!18
と20の問の間隔として定められる。この幅は通常約1
乃至3uaである。絶R層26は側壁18と20に沿っ
て形成される。絶縁層26は約500乃至2500オン
グストロームの酸化物を含んで良い。
方形でも良い。もしトレンチ12が円形ならば、その場
合には1側壁」は一つしか存在しないであろう。トレン
チ12の幅《または円形の場合は直径》は、側g!18
と20の問の間隔として定められる。この幅は通常約1
乃至3uaである。絶R層26は側壁18と20に沿っ
て形成される。絶縁層26は約500乃至2500オン
グストロームの酸化物を含んで良い。
絶縁層26は、抵抗器10全体の上に絶縁層を設け、そ
して底端24を露出するようにその層をエッチングする
ことで形成されても良い。一般的に絶縁層26の被看に
先立ち、絶縁層がトレンチ・エッチングのエッチング・
マスクとして用いられ、表面16に残る。従って、異方
性エッチングは底端24を露出する一方、表面16を覆
う絶n層を完全には取除かないように用いられ得る。絶
縁層26は1114から抵抗性充填物28(第2図参照
)を完全に絶縁させる。結果として、抵抗器10のキャ
バシタンスは最小限にされる。更に、絶縁層26の厚さ
を増加することは、抵抗器10のキ1戸パシタンスを減
少させる。
して底端24を露出するようにその層をエッチングする
ことで形成されても良い。一般的に絶縁層26の被看に
先立ち、絶縁層がトレンチ・エッチングのエッチング・
マスクとして用いられ、表面16に残る。従って、異方
性エッチングは底端24を露出する一方、表面16を覆
う絶n層を完全には取除かないように用いられ得る。絶
縁層26は1114から抵抗性充填物28(第2図参照
)を完全に絶縁させる。結果として、抵抗器10のキャ
バシタンスは最小限にされる。更に、絶縁層26の厚さ
を増加することは、抵抗器10のキ1戸パシタンスを減
少させる。
第2図は本発明の好ましい実施例の断面図を示す。抵抗
性充填物28はトレンチ12の中に形成される。従って
垂直の抵抗性の通路が、層14の上の領域から第二のg
J22まで、抵抗性充填物28に沿って形成される。抵
抗性充填物28は、シリコンのような半尋体物質を含I
υでも良い。このシリコンは、ドーピングされていない
ポリシリコンの注入、選択的なエビタキシ1νル被肴、
または初めからドーピングされたポリシリコン層の利用
によって、1・レンチ12内に置かれても良い。初めか
ら含むような工程が用いられるところでは、過剰なポリ
シリコンが絶縁層16を覆うであろう。
性充填物28はトレンチ12の中に形成される。従って
垂直の抵抗性の通路が、層14の上の領域から第二のg
J22まで、抵抗性充填物28に沿って形成される。抵
抗性充填物28は、シリコンのような半尋体物質を含I
υでも良い。このシリコンは、ドーピングされていない
ポリシリコンの注入、選択的なエビタキシ1νル被肴、
または初めからドーピングされたポリシリコン層の利用
によって、1・レンチ12内に置かれても良い。初めか
ら含むような工程が用いられるところでは、過剰なポリ
シリコンが絶縁層16を覆うであろう。
この過剰なポリシリコンは、プレープ・エッチバック工
程で取除いて良い。抵抗性充填物28は、金属のような
非半導体抵抗性物質を選択的に含んでも良い。この場合
第二の層22は、抵抗性充填物28と第二のWJ22の
問に良いオーム接触(ohmic contactH
m if 6 タメニ、1018/cdより高いドー
パントlIr1iであることが望ましい。
程で取除いて良い。抵抗性充填物28は、金属のような
非半導体抵抗性物質を選択的に含んでも良い。この場合
第二の層22は、抵抗性充填物28と第二のWJ22の
問に良いオーム接触(ohmic contactH
m if 6 タメニ、1018/cdより高いドー
パントlIr1iであることが望ましい。
抵抗性充填物28の形成により、抵抗性充填物28が第
二のI!l22と接触するインタフェース30を形成す
る。抵抗性充填物28が半導体物質を含むならば、第二
の層22と同じ形の物質を含むべきである。例えば第二
の122がP形物質であるならば、抵抗性充填物28は
同様にP形物質であろう。しかしながら抵抗性充填物2
8が第二の層22に接触する明瞭な線を設けるためには
、抵抗性充填物28と第二の11l22は、反対のドー
ピング濃度極値となろう。例えば第二の層22がN−ト
ドーバントm*<叩ち10”/cdより大》であるなら
、抵抗性充填物28はN−濃度[1ち1014/cdと
1016/I−llの闇》で形成されるであろう。
二のI!l22と接触するインタフェース30を形成す
る。抵抗性充填物28が半導体物質を含むならば、第二
の層22と同じ形の物質を含むべきである。例えば第二
の122がP形物質であるならば、抵抗性充填物28は
同様にP形物質であろう。しかしながら抵抗性充填物2
8が第二の層22に接触する明瞭な線を設けるためには
、抵抗性充填物28と第二の11l22は、反対のドー
ピング濃度極値となろう。例えば第二の層22がN−ト
ドーバントm*<叩ち10”/cdより大》であるなら
、抵抗性充填物28はN−濃度[1ち1014/cdと
1016/I−llの闇》で形成されるであろう。
従って抵抗性充填物28と第二の層22が同様な半導体
物質を含むが、それらは反対のドーバント濃度極値であ
る。N形物質の一般的なドーパンl・はヒ素、アンチモ
ン、及びリンを含む。しかしながらリンは拡散する傾向
がより強く、よって抵抗器製造に関係する後続の高熱工
程段階によって生じる潜在的な再分布効果のため望まし
くないであろう。P形物質の一般的なドーバントはホウ
素、ガリウム、またはアルミを含む。
物質を含むが、それらは反対のドーバント濃度極値であ
る。N形物質の一般的なドーパンl・はヒ素、アンチモ
ン、及びリンを含む。しかしながらリンは拡散する傾向
がより強く、よって抵抗器製造に関係する後続の高熱工
程段階によって生じる潜在的な再分布効果のため望まし
くないであろう。P形物質の一般的なドーバントはホウ
素、ガリウム、またはアルミを含む。
抵抗性充填物28の形成に先立ち、頭部領域32がイン
タフエース30の下で第二の122内に形成ざれる。頭
i9領域32は第二の層22内に形成され、抵抗性充填
物28とは反対の濃度神値で、第二の層22のドーピン
グよりも広範囲にまでドーピングされる。言い換えれば
抵抗性充填物28がN一物質であり、また第二の層22
がN十物質であるならば、頭部領域32はN十+ドーバ
ント1度であろう。頭部領域32を更にドーピングリ゜
ることにより、抵抗性充填物28と第二の層22の間の
インタフェース30は、より明確に定められる。抵抗性
充填物28の寸払を確立することは、その抵抗をより正
確に予知できることになるのでΦ要である。より詳細に
は、抵抗は以下の式で定められる。
タフエース30の下で第二の122内に形成ざれる。頭
i9領域32は第二の層22内に形成され、抵抗性充填
物28とは反対の濃度神値で、第二の層22のドーピン
グよりも広範囲にまでドーピングされる。言い換えれば
抵抗性充填物28がN一物質であり、また第二の層22
がN十物質であるならば、頭部領域32はN十+ドーバ
ント1度であろう。頭部領域32を更にドーピングリ゜
ることにより、抵抗性充填物28と第二の層22の間の
インタフェース30は、より明確に定められる。抵抗性
充填物28の寸払を確立することは、その抵抗をより正
確に予知できることになるのでΦ要である。より詳細に
は、抵抗は以下の式で定められる。
,,(p)(l)
Δ
ここにおいて、
R=抵抗
p=抵抗性物質の抵抗率
1=抵抗性物質の寸法
A=抵抗性物質の断面積
である。インタフェース30が明確に定められるところ
では、抵抗性物質28の寸法はもっと容易に判明され、
よってより予知しやすい抵抗値に対応する。
では、抵抗性物質28の寸法はもっと容易に判明され、
よってより予知しやすい抵抗値に対応する。
抵抗性充填物28が軽くドーピングされた物質(即ちN
−またはP−)であるところでは、抵抗性充填物28の
上端で低い抵抗のコンタクト領域34を形成することが
望ましい。抵抗性充填物28の低いドーバント濃度は、
゛低い抵抗のオーム接触にはそれ程役立たないのでこの
必要性が生じる。
−またはP−)であるところでは、抵抗性充填物28の
上端で低い抵抗のコンタクト領域34を形成することが
望ましい。抵抗性充填物28の低いドーバント濃度は、
゛低い抵抗のオーム接触にはそれ程役立たないのでこの
必要性が生じる。
従ってカンタクト領域34は、オーム電気接触に最小の
抵抗を提供する領域を提供するために利用される。コン
タクト領域34は多量にドーピングされ、効果的に低い
抵抗のコンタクト領域を提供するであろう。逆に言えば
抵抗性充填物28それ自体が、^いドーパント濃度《即
ちPトまたはN+》であるとすれば、抵抗性充填物28
の多聞にドーピングされた物質自体が、低い抵抗のオー
ム接触に従うので、低い抵抗のコンタクト領域34は必
要ないであろう。
抵抗を提供する領域を提供するために利用される。コン
タクト領域34は多量にドーピングされ、効果的に低い
抵抗のコンタクト領域を提供するであろう。逆に言えば
抵抗性充填物28それ自体が、^いドーパント濃度《即
ちPトまたはN+》であるとすれば、抵抗性充填物28
の多聞にドーピングされた物質自体が、低い抵抗のオー
ム接触に従うので、低い抵抗のコンタクト領域34は必
要ないであろう。
よって本発明は、トレンチ内でff!直h向に形成され
た抵抗性充填物28を含む。結果として、層14及び2
2内の水平方向の領域の使用は最小限にされる。更に絶
縁1126は抵抗性充填物28を絶縁し、よってそのキ
ャパシタンスを最小限にする。本発明を詳細に説明して
きたが、特許語求の範囲で定められる本発明の範囲から
それることなく、様々な変更、代用、修正が可能である
。
た抵抗性充填物28を含む。結果として、層14及び2
2内の水平方向の領域の使用は最小限にされる。更に絶
縁1126は抵抗性充填物28を絶縁し、よってそのキ
ャパシタンスを最小限にする。本発明を詳細に説明して
きたが、特許語求の範囲で定められる本発明の範囲から
それることなく、様々な変更、代用、修正が可能である
。
以上の説明に関連して更に以下の項を開示する。
(1) 第一の導電形の基板と、
前記基板に形成され、前記l板の表面から前記基板の中
に延びるトレンチと、 前記トレンチのflllkJ1に形成された絶縁層と、
前記基板で前記トレンチの底に形成された埋込まれたド
ーピング領域を含み、前記埋込まれたドーピング領域は
前記表面から隔てられ、前記埋込まれたドーピング領域
は前記第一の導電形とは反対の第二の導電形を持ら、 前記トレンチの残部を満たし、前記埋込まれたドーピン
グ領域と萌記基板の表面の間に、低抗性の電気的な接続
を提供する抵抗性充填物を含む、集積回路に形成された
抵抗器。
に延びるトレンチと、 前記トレンチのflllkJ1に形成された絶縁層と、
前記基板で前記トレンチの底に形成された埋込まれたド
ーピング領域を含み、前記埋込まれたドーピング領域は
前記表面から隔てられ、前記埋込まれたドーピング領域
は前記第一の導電形とは反対の第二の導電形を持ら、 前記トレンチの残部を満たし、前記埋込まれたドーピン
グ領域と萌記基板の表面の間に、低抗性の電気的な接続
を提供する抵抗性充填物を含む、集積回路に形成された
抵抗器。
(2) (1)項に記載した抵抗器において、前記抵
抗性物質は多結晶シリコンを含む。
抗性物質は多結晶シリコンを含む。
(3) (2)項に記載した抵抗器において、前記多
結晶シリコンはドーピングされた多結晶シリコンである
。
結晶シリコンはドーピングされた多結晶シリコンである
。
(4) (3)項に記載した抵抗器において、前記多
結品シリコンの導電形は、前記第二の導電形である。
結品シリコンの導電形は、前記第二の導電形である。
(5) (1)項に記戟した抵抗器において、前記抵
抗性物質は結晶シリコンを含む。
抗性物質は結晶シリコンを含む。
(6) (2)項に記載した抵抗器において、前記結
晶シリコンはドーピングされた結晶シリコンである。
晶シリコンはドーピングされた結晶シリコンである。
(7) (3)項に記載した抵抗器において、前記結
晶シリコンの導電形は、前記第二の導電形である。
晶シリコンの導電形は、前記第二の導電形である。
(8) (1)項に記載した抵抗器において、前記抵
抗性充填物に隣接するyI&l!埋込まれたドーピング
領域の部分は、前記埋込まれたドーピング領域の酢部よ
りも、^い導電レベルにドーピングされる。
抗性充填物に隣接するyI&l!埋込まれたドーピング
領域の部分は、前記埋込まれたドーピング領域の酢部よ
りも、^い導電レベルにドーピングされる。
(9) (1)項に記載した抵抗器は更に、前記表面
に最も近い前記抵抗性充填物の端に形成されたケイ素化
合物領域を含む。
に最も近い前記抵抗性充填物の端に形成されたケイ素化
合物領域を含む。
(10) (1)項に記載した抵抗器において、前記
絶縁層は二酸化シリコンである。
絶縁層は二酸化シリコンである。
(11) (1)項に記戟した抵抗器において、前記
基板は結晶シリコンを含む。
基板は結晶シリコンを含む。
(12) (2)項に記載した抵抗性素子において、
前記第一のドーバント濃度レベルは、前記第二のドーバ
ント・レベルよりもドーバントIlffが^い。
前記第一のドーバント濃度レベルは、前記第二のドーバ
ント・レベルよりもドーバントIlffが^い。
(13) 中にトレンチが形成されている第一の物質
の層を含み、前記トレンチは側壁を有し、所定の導電形
で、第一のドーバント濃度レベルの半導体物質の抵抗性
充填物を含み、前記抵抗竹充填物は前記トレンチ内に置
かれ、また第一と第二の端を有し、 前記第一のドーパント・レベルよりもドーバントm度の
^い、第二のドーパント濃度レベルの抵抗性物質の第二
の層を含み、前記第二の層は前記抵抗性充填物の前記第
一の端に接触し、前記第二の届と前記抵抗性充填物の間
にインタフェースを定め、前配第二の層は前記抵抗性充
填物と同じ導電形であり、 前記トレンヂと前記抵抗性充填物の前記側壁の間に置か
れた絶縁領域を含み、また、 前記インタフェースに隣接し、前記第二の層内の頭部領
域を含み、前記頭部領域は前記第二の層と同じ導電形の
物質を含みまた第三のドーパントmj!1レベルであり
、よって前記第二のドーパント濃度レベルは、前記第一
と第三のドーパント濃度レベルの間のレベルであるよう
な、抵抗性素子。
の層を含み、前記トレンチは側壁を有し、所定の導電形
で、第一のドーバント濃度レベルの半導体物質の抵抗性
充填物を含み、前記抵抗竹充填物は前記トレンチ内に置
かれ、また第一と第二の端を有し、 前記第一のドーパント・レベルよりもドーバントm度の
^い、第二のドーパント濃度レベルの抵抗性物質の第二
の層を含み、前記第二の層は前記抵抗性充填物の前記第
一の端に接触し、前記第二の届と前記抵抗性充填物の間
にインタフェースを定め、前配第二の層は前記抵抗性充
填物と同じ導電形であり、 前記トレンヂと前記抵抗性充填物の前記側壁の間に置か
れた絶縁領域を含み、また、 前記インタフェースに隣接し、前記第二の層内の頭部領
域を含み、前記頭部領域は前記第二の層と同じ導電形の
物質を含みまた第三のドーパントmj!1レベルであり
、よって前記第二のドーパント濃度レベルは、前記第一
と第三のドーパント濃度レベルの間のレベルであるよう
な、抵抗性素子。
(14) (13)項に記載した抵抗性素子は更に、
前記抵抗性充填物の前記第二の端に隣接する、低い抵抗
のコンタクト領域を含む。
前記抵抗性充填物の前記第二の端に隣接する、低い抵抗
のコンタクト領域を含む。
(15) (14)項に記載した低抗性素子において
、前記低い抵抗のコンタクト領域は第二のドーバント・
レベルであり、前記第三のドーバント濃度レベルは、前
記第一のドーバンl− a aレベルよりもド−バント
I1度が^い。
、前記低い抵抗のコンタクト領域は第二のドーバント・
レベルであり、前記第三のドーバント濃度レベルは、前
記第一のドーバンl− a aレベルよりもド−バント
I1度が^い。
(1G) 第一と第二の物質の層を形成し、第二の層
は所定の13?tf形で、第一のドーパント・レベルで
あり、 第一の層を介して第二の層までトレンチを形成し、トレ
ンチは側壁を有し、また、 第一と第二の端を持つトレンチ内に抵抗性充填物を形成
し、よって抵抗性充填物の第一の端が第二の層に接触す
ることを含む、抵抗性素子を形成する方法。
は所定の13?tf形で、第一のドーパント・レベルで
あり、 第一の層を介して第二の層までトレンチを形成し、トレ
ンチは側壁を有し、また、 第一と第二の端を持つトレンチ内に抵抗性充填物を形成
し、よって抵抗性充填物の第一の端が第二の層に接触す
ることを含む、抵抗性素子を形成する方法。
(17) (16)項に記載した方法において、抵抗
性充填物を形成する前記段階は、所定の導電形でまた第
二のドーパント・レベルである半導体物質を形成するこ
とを含む。
性充填物を形成する前記段階は、所定の導電形でまた第
二のドーパント・レベルである半導体物質を形成するこ
とを含む。
(18) (16)項に記載した方法は更に、トレン
チと抵抗性充填物の側壁の間に置かれた絶縁領域を形成
することを含む。
チと抵抗性充填物の側壁の間に置かれた絶縁領域を形成
することを含む。
(19) (17)項に記載した方法において、抵抗
性充填物を形成する前記段階は、抵抗性充填物が第二の
層と接触するインタフェースを形成し、更に、インタフ
ェースと隣接して第二の月内に頭部領域を形成し、頭部
領域は第二の層と同じ導電形の物質を含みまた第三のド
ーバン1・・レベルであり、第一のドーバント・レベル
は第二と第三のドーパント・レベルの間のレベルである
。
性充填物を形成する前記段階は、抵抗性充填物が第二の
層と接触するインタフェースを形成し、更に、インタフ
ェースと隣接して第二の月内に頭部領域を形成し、頭部
領域は第二の層と同じ導電形の物質を含みまた第三のド
ーバン1・・レベルであり、第一のドーバント・レベル
は第二と第三のドーパント・レベルの間のレベルである
。
(2G) (19)項に記載した方法において、第三
のドーパント・レベルは、第一のドーバント・レベルよ
りも高いドーパント!1度で形成される。
のドーパント・レベルは、第一のドーバント・レベルよ
りも高いドーパント!1度で形成される。
(21) (17.)項に記載した方法は更に、抵抗
性充填物の第二の端に隣接する、低い抵抗のコンタクト
領域を形成することを含む。
性充填物の第二の端に隣接する、低い抵抗のコンタクト
領域を形成することを含む。
(22) (21)項に記載した方法において、低い
抵抗のコンタクト領域は、第二のドーバント・レベルよ
りも^い第三のドーバント・レベルで形成される。
抵抗のコンタクト領域は、第二のドーバント・レベルよ
りも^い第三のドーバント・レベルで形成される。
(23) (21)項に記戟した方法は更に、低い抵
抗のコンタクト領域に隣接するケイ素化合物コンタクト
を形成することを含む。
抗のコンタクト領域に隣接するケイ素化合物コンタクト
を形成することを含む。
(24) (16)墳に記載した方法において、抵抗
性充填物と第二の層を形成する前記段階は、N形物質の
層を形成することを含む。
性充填物と第二の層を形成する前記段階は、N形物質の
層を形成することを含む。
(25) (163項に記載した方法において、抵抗
性充填物と第二の層を形成する前記段階は、P形物質の
層を形成することを含む。
性充填物と第二の層を形成する前記段階は、P形物質の
層を形成することを含む。
(26) (16)項に記載した方法は更に、抵抗性
充填物の第二の端に隣接するケイ素化合物コンタクトを
形成することを含む。
充填物の第二の端に隣接するケイ素化合物コンタクトを
形成することを含む。
(27) (1F)墳に記載した方法において、第二
の層を形成する前記段階は、抵抗性充填物を形成する前
記段階よりも高いドーパント濃度を形成することを含む
。
の層を形成する前記段階は、抵抗性充填物を形成する前
記段階よりも高いドーパント濃度を形成することを含む
。
(28) (16)項に記載した方法により形成され
る抵抗性素子。
る抵抗性素子。
(29)第一と第二の物質の層を互いに隣接して形成し
、第二の層は所定の導電形で、第一のドーパント●レベ
ルであり、 第一の層を介して第二の層までトレンチを形成し、 第一と第二の端を持つ抵抗性充填物を形成し、抵抗性充
填物は所定の14?[形で第二のドーバント・レベルで
あり、またI・レンチ内に形成され、よって抵抗性充填
物の第一の端は第二の層と接触し、接触する点でインタ
フェースを定め、第二のドーパント・レベルは第一のド
ーパント・レベルよりもドーバント濃度が低く、 トレンチと抵抗性充填物の側壁のINに置かれた絶縁領
域を形成し、また、 インタフェースと隣接して第二の層内に頭部領域を形成
し、頭部領域は第二の層と同じ導電形の物質を含み、ま
た第一のドーパント・レベルよりもドーバント濃度が高
い第三のドーパン1・・レベルであることを含む、抵抗
性集了を形成する方法。
、第二の層は所定の導電形で、第一のドーパント●レベ
ルであり、 第一の層を介して第二の層までトレンチを形成し、 第一と第二の端を持つ抵抗性充填物を形成し、抵抗性充
填物は所定の14?[形で第二のドーバント・レベルで
あり、またI・レンチ内に形成され、よって抵抗性充填
物の第一の端は第二の層と接触し、接触する点でインタ
フェースを定め、第二のドーパント・レベルは第一のド
ーパント・レベルよりもドーバント濃度が低く、 トレンチと抵抗性充填物の側壁のINに置かれた絶縁領
域を形成し、また、 インタフェースと隣接して第二の層内に頭部領域を形成
し、頭部領域は第二の層と同じ導電形の物質を含み、ま
た第一のドーパント・レベルよりもドーバント濃度が高
い第三のドーパン1・・レベルであることを含む、抵抗
性集了を形成する方法。
(30) (29)項に記゛載した抵抗性素子を形成
する方法において更に、 抵抗性充填物の第二の端に隣接する低い抵抗のコンタク
ト領域を形成し、低い抵抗のコンタクト領域は、第二の
ドーバント・レベルよりもドーパント濃度が古い第三の
ドーバント・レベルで形成される。
する方法において更に、 抵抗性充填物の第二の端に隣接する低い抵抗のコンタク
ト領域を形成し、低い抵抗のコンタクト領域は、第二の
ドーバント・レベルよりもドーパント濃度が古い第三の
ドーバント・レベルで形成される。
(31) (3G)項に記載した抵抗性素子を形成す
る方4. 法は更に、低い抵抗のコンタクト領域に隣接するケイ素
化合,物コンタクトを形成ずることを含む。
る方4. 法は更に、低い抵抗のコンタクト領域に隣接するケイ素
化合,物コンタクトを形成ずることを含む。
(32) (29)項に記戟した抵抗性素子を形成す
る方法は更に、抵杭性充填物質の第二の端に隣接するケ
イ素化合物コンタクトを形成づることを含む。
る方法は更に、抵杭性充填物質の第二の端に隣接するケ
イ素化合物コンタクトを形成づることを含む。
(33) (29)項に記載した方法により形成され
る抵抗性素子。
る抵抗性素子。
(34)抵抗器(10)はトレンヂ(12)内に形成さ
れ、絶縁層(26)により分離される。抵抗性充填物(
28)は、第二の層(22》と同じ形の半導体物質から
なるが、ドーバン]・濃度は反対の極値である。頭部領
域(32)は、抵抗性充填物(28)の端を第二の層2
2からより明確に区9Jするように、インタフェース《
30》の下で第二のJM(22)内に形成されてもよい
。低抗性充填物(28》が低いドーバントIIaである
ところでは、抵抗性充填物(28》に最小の抵抗の:I
ンタクトを捉供するために、低い抵抗のコンタクト領域
(34)は高いドーバント濃度で形成ざれる。
れ、絶縁層(26)により分離される。抵抗性充填物(
28)は、第二の層(22》と同じ形の半導体物質から
なるが、ドーバン]・濃度は反対の極値である。頭部領
域(32)は、抵抗性充填物(28)の端を第二の層2
2からより明確に区9Jするように、インタフェース《
30》の下で第二のJM(22)内に形成されてもよい
。低抗性充填物(28》が低いドーバントIIaである
ところでは、抵抗性充填物(28》に最小の抵抗の:I
ンタクトを捉供するために、低い抵抗のコンタクト領域
(34)は高いドーバント濃度で形成ざれる。
第1図は第二の層に隣接する第一の層内に形成されたト
レンチの所面図。 第2図は第1図に示されるトレンチ内に形成された抵抗
性充填物の断面図である。 主な符号の説明 10:抵抗器 12:トレンヂ 26:絶I1層 28:抵抗性充填物 30コインタフェース 32:頭部領域 3 4 : :Iンタクト領域
レンチの所面図。 第2図は第1図に示されるトレンチ内に形成された抵抗
性充填物の断面図である。 主な符号の説明 10:抵抗器 12:トレンヂ 26:絶I1層 28:抵抗性充填物 30コインタフェース 32:頭部領域 3 4 : :Iンタクト領域
Claims (1)
- (1)第一の導電形の基板と、 前記基板に形成され、前記基板の表面から前記基板の中
に延びるトレンチと、 前記トレンチの側壁に形成された絶縁層と、前記基板で
前記トレンチの底に形成された埋込まれたドーピング領
域を含み、前記埋込まれたドーピング領域は前記表面か
ら隔てられ、前記埋込まれたドーピング領域は前記第一
の導電形とは反対の第二の導電形を持ち、 前記トレンチの残部を満たし、前記埋込まれたドーピン
グ領域と前記基板の表面の間に、抵抗性の電気的な接続
を提供する抵抗性充填物を含む、集積回路に形成された
抵抗器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US330652 | 1989-03-30 | ||
US07/330,652 US4962365A (en) | 1989-03-30 | 1989-03-30 | Integrated circuit trench resistor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02294062A true JPH02294062A (ja) | 1990-12-05 |
JP3027758B2 JP3027758B2 (ja) | 2000-04-04 |
Family
ID=23290696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2084792A Expired - Fee Related JP3027758B2 (ja) | 1989-03-30 | 1990-03-30 | 集積回路トレンチ抵抗器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4962365A (ja) |
JP (1) | JP3027758B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021044434A (ja) * | 2019-09-12 | 2021-03-18 | 株式会社東芝 | 半導体装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6100787A (en) * | 1997-05-28 | 2000-08-08 | Motorola, Inc. | Multilayer ceramic package with low-variance embedded resistors |
US20040163234A1 (en) * | 2003-02-24 | 2004-08-26 | Terry Provo | Resistive vias in a substrate |
US7084483B2 (en) * | 2004-05-25 | 2006-08-01 | International Business Machines Corporation | Trench type buried on-chip precision programmable resistor |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4782030A (en) * | 1986-07-09 | 1988-11-01 | Kabushiki Kaisha Toshiba | Method of manufacturing bipolar semiconductor device |
US4728623A (en) * | 1986-10-03 | 1988-03-01 | International Business Machines Corporation | Fabrication method for forming a self-aligned contact window and connection in an epitaxial layer and device structures employing the method |
-
1989
- 1989-03-30 US US07/330,652 patent/US4962365A/en not_active Expired - Fee Related
-
1990
- 1990-03-30 JP JP2084792A patent/JP3027758B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021044434A (ja) * | 2019-09-12 | 2021-03-18 | 株式会社東芝 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3027758B2 (ja) | 2000-04-04 |
US4962365A (en) | 1990-10-09 |
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Legal Events
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