JPH02292632A - 乗算器回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く発明の利用分野〉 この発明は２つの２進信号の積のスケーり冫グしたもの
を生成するための回路に関するものである。

く発明の背景〉 デジタル信号処理システムでは、しばしば、整数に小数
を乗じることが必要となることがある。

その積の精度はその整数の精度よりも良くはならない。

積のビット幅、従って、乗算回路のビット幅は、乗数と
被乗数のビット数の和に等しい。しかし、一般には、積
は、被乗数のビット数＋１よシ多いビット数で表わす必
要はない。

処理用ハードウエアの構成の便のために、小数はしばし
ば、浮動小数点形式（フォーマット）に変換されて、必
要な接続の数が減らされる。この場合、計算は非小数を
用いて行われ、計算結果は最終的に適尚な位置調整が行
われ、必要な精度に切りつめられる。この形式の回路の
一例は、色相あるいはカラー調整のためのデジタルテレ
ビジョン回路に見出すことができる。この回路では、色
差信号を表わす．信号の大きさに、サイン及びコサイン
の形の補正係数が掛けられて、適当なカラーベクルトが
生成される。サインとコサインヲ表わす小数値が、普通
は、サインとコサインに２Ｒを乗じたものを供給するよ
うにプログラムされたメモリ回路から供給される。ここ
でＲは、小数のサインまたはコサインを表わすために用
いられるビットの数に等しい。乗じられたサインとコサ
インは整数として供給され、ついで、補正回路で用いら
れる。しかしながらＸビット精度の小数がＸビットの精
度の整数に乗じられるために浮動小数点形にされると、
適切な位置調整と切捨てを行う前では、積は２Ｘビット
の数となってしまう。従って、Ｘビットの小数がＸビッ
トの整数に乗じられるために浮動小数点形式にされよう
と、されまいと、代表的な乗算回路は２Ｘビットの積を
供給する。

この発明の原理によれば、代表的な乗算回路に比して簡
単な回路を用いて、整数に浮動小数点小数を乗じ、整数
の精度と等しい精度を持った適切に位置調整されかつ切
捨てられた積を供給するための乗算器が提供される。

例えば、この新しい乗算器は、第１の数にＸビットの第
２の数を乗じた積を２−（Ｘ−１　）の係数でスケーリ
ングしたものを作るために用いることができる。

く発明の概要〉 この発明は、ロードパルスに応答して、並列ビット乗数
サンプルをローデイングし、かつ、システムクロックに
応答して、制御パルスとして、最初が最上位ビットで最
後が最下位ビットというシーケンスで乗数サンプルのビ
ットを生成する第１のループを含んだワードーシリアル
乗算器である。

上記ロードパルスに応答する第２のループが並列ビット
の被乗数サンプルをローデイングし、システムクロック
に応答して、各々が、被乗数を順次２で除したものに対
応する一連の並列ビットサブサンプルを供給する。

第１と第２のルーフ゜に結合されておυ、制御パルスに
応答するゲート回路が、制御パルスと同時に生じるサブ
サンプルを通過させる。ゲー１・回路によって通過させ
られたサブサンプルは、このサブサンプルの和をとる累
算器を含む第３の回路ループに供給される。この累算器
はロードパルスに応答して０にリセットされ、所定数の
クロツクバルヌ後に、積を発生する。

く実施例の説明〉 この発明の基本構造は、パルスコード変調された（ＰＯ
Ｍ）サンプル（例えば、２進サンプル）のスケーリング
された積を発生するだめの１象限乗算器である。以下の
説明のために選んだ象限は乗数と被乗数の双方が正であ
る象限である。次に説明する回路に小さな変更を加えれ
ば、他の象限を選ぶこともできる。

Ｖ７．テムはワードシリアル・システムテ、コレは、こ
の明細書の開示の文脈からは、乗算処理されるべきＰＣ
Ｍサンプル（破乗数と乗数）が所定の周波数Ｆ５，で並
列ビットサンプルとして生じ、方、各サンプルの処理が
、例えば乗数サンプル中のビットの数に従って反復して
実行されることを意味する。第１図においては、サンプ
ル周波数は信号ＬＰの周波数に等しい。被乗数サンフ゜
ルＡの周期は、タイミングブロック「Ａ」によって示さ
れており、また、乗数サンプルの周期はタイミングブロ
ックｒＢＪによって表わされている。

第１図にはシステムクロックＦｃが示されており、この
クロックは反復処理を行うために用いられる。

例示したシステムクロックＦ。の波形は、１サンプル期
間に９周期を持つ。これによって、乗数サンプルのビッ
ト幅は９以下に制限される。あるいは、乗数サンプルが
Ｎビットならば、システムクロックは、１サンプル期間
に少くともＮサイクルを持っていなければならない。

第２図を参照する。第２図において、幅広の矢印は並列
接続バスを示す。バスを槙切って引かれた斜めの線及び
この線の隣接して付された数字（文字）はバス中の接続
の数を示す。

乗数サンプルＢがサンプル源（図示せず）から入力接続
１０に供給される。被乗数サンプルＡは別のサンプル源
（図示せず）から入力接続２０へ供給される。被乗数サ
ンプルは回路素子２２に供給されて、係数２が掛けられ
る。この説明においては、乗数も被乗数も共に２進形式
であるとする。２進形式では、サンプルに係数２を乗じ
ることは、サンプルの各ビットＱ上位ビットの方へ１ビ
ットスクシフトさせ、かつ、最下位ピッ｝（ＬＳＢ）位
置蓄こ０を挿入することＣこよって行われる。第２図６
こおいて、素子２２はよシ上位の１ビット位置のハード
ワイヤードビットシフトである。

乗数サンプルＢはマルチブレクサ（ＭＵＸ）１２の一方
の入力ポートに結合され、２倍された被乗数サンプル（
２Ａ）が別のマルチデレクサ（ＭＵＸ）２４の一方の入
力ポートに結合される。ロードパルス信号Ｌｐが高の時
、サンプル２ＡとＢはマルチグレクサ２４と１２によっ
てそれぞれのシステム処ｆｌ　ループにロードされる。

一方のループハ、マルチプレクサ１２、ラッチ１６及び
素子ｌ４と１８を含んでいる。素子１４は、マルチグレ
クサの出力をラッチｌ６の入力へ接続するバスから最上
位ビット接続を除く単なるワイヤ接続である。この最上
位ビット接続はゲート制御信号ＧＳ．とじて用いられ、
ＡＮＤ回路３０と３２を制却するように結合される。素
子１８は、０値を有するＬＳＢ位ｆｉｌｅ付加すること
によって、サンプルの全ビットを１ビット位置だけ上位
にシフトさせるワイヤ構成である。

ロードパルスが低の時、素子１４、ラッチ１６及びＸ子
１８はマルチプレクサ１２によって閉ループに構成され
る。このループにロードされたサンプルＢは、システム
クロックＦｃによってクロツクされるランチ１６によっ
てループ中を循環させられる。フツチ１６はＤ形ラツチ
とすることができ、そのデータ（Ｄ）入力に循環サンプ
ルＢが結合され、システムクロック信号がその「クロツ
ク」入力に結合される。システムクロックＦｃ”各周期
に１サ′プルＢはループを循環させられ、下位ビットが
最Ｅ位ビツ｝（ＭＳＢ）位置に移動させられる。ＭＳＢ
からＬＳＢへと配列されたサンプルＢのビットを８８、
Ｂ７、Ｂ６、．．．　Ｂ，、Ｂｏとする。このサンフ゜
ルが最初にループにロードされた時は、ビツｌ−８８は
ＭＳＢ位置にあって、ゲート制御信号ＧｓとしてＡＮＤ
回路３０と３２に加えられる。クロツク信号ＦＱの次の
周期では、ビットＢ７がＭＳＢ位置にあって、信号ＯＳ
として供給される。第・１図にＧｓ，で示されている符
号の行は、それぞれのクロツク周期にＡＮＤ回路を制御
すべく結合されるサンプルビットのシーケンスを示す。

第２のループはマルチプレクサ２４、回路素子２６及び
ラッチ２８で構成されている。ラッチ２８としてハ、シ
ステムクロックＦｃでクロックされるＤ形ラッチを用い
ることができる。素子２６は、サンプル２Ａの全てのビ
ットを１ビット位置だけ下位にシフトさせるワイヤ構成
である。このビットシフトによυ２分の１機能が達成さ
れる。素子２６はラッチ２８の前に置いても、後に置い
てもよい。素子２６をラツチ２８の後に置く場合は、ラ
ッチ２８ハＮ　−｝−　１　ヒットラッチではなく、Ｎ
ビットラッチでよい。

被乗数サンプルはシステムクロックＦ。の制御の下に第
２のループを循環させられる。サンプルは一度循環する
ごとに係数２で除算される。サンプル期間に現われるク
ロツクＦ。の各期間中にマルチグレクサ２４により供給
される各サンプル値が第１図にＭＵＸ２４と記した行に
示されている。

サンプル２人がＮ＋１ビットであるとすると、マルチグ
レクサ２４によって供給されるサンプルのＮ個のＭＳＢ
７５ｆＡＮＤ回路３０４／（結合され、ＬＳＢはＡＮＤ
回路３２に結合される。ＡＮＤ回路３ｏと３２は、ゲー
ト信号Ｇ，が所定の論理状態、例えば、論理１値を呈す
る時、各入力接続に結合されるビット値を通過させ、ゲ
ート信号Ｇｓが上記所定状態と逆の論理状顔を呈する時
はＯを供給する。ＡＮＤ回路３０の出力接続は加算＠ｌ
＠４ｏの第１の入力ポートに結合されている。また、Ａ
ＮＤ回路３２の出力接続は加算回路の桁上げ入力（　Ｃ
ＡＥＲＹ　　工Ｎ　）端子に結合されている。７）ＯＸ
器の出力ポートはクロック制御されるフツチ４２の入力
ポートに結合されており、フッチ４２の出力ポートはＡ
ＮＤ回路３８の入力ボートに接続されている。ＡＮＤ回
路３８の出力ボートは加算器４０の第２の入力ポートに
結合されている。加算器４０、ラツチ４２及びＡＮＤ回
路３８は典型的な累算器回路を形成する。ＡＮＤ回路３
８が信号ＬＰ，によって働かされて、累算器帰還ループ
を開き、それによって、（　Ｌｐパルス期間中に）新し
いサンプルがシステムにロードされるごとに累算器ヲ再
イニシャライズし、システムクロックの後の期間中、ル
ープを閉じさせる。

マルチプレクサ２４からのＮ個のＭＳＢは加’ＪＪ−ａ
４０の入力ボートのＮ個のＬＳＢ位置に結合される。

この接続はさらに２分割（＋２）機能を果す。各クロッ
ク期間中に加算器のＡ入カポートに結合されるサンプル
値は第１図にＡＩＮの符号を付した行に示されている。

これらの値の各々は、小数ＡサンプｌレにＢサンプルの
ビット値（１またｌｄＯ）を乗じた積である。加算回路
４０により順次供給される出力値は、その一部が、第１
図のＡ工Ｎの行の下に示されている。累積器、即ち，ラ
ッチ４２からの出力値は加算器によシ供給される出力値
と同じであるが、システムクロックＦ。の１周期遅れて
生じる。第１図の最後に示されている和は乗算器によっ
て与えられる積の値に対応する。サンプルＢの各ビット
が論理ｌであれば、出力サンプルはＡの（　１　＋２５
５　／　２５６　）倍、即ち、５１１　／　２　５　６
倍に等しい。しかし、一般的には、乗数サンプルが正の
値で、２の補数形式の場合は、ＭＳＢ（Ｂ，）はＯ値を
持つ。この場合では、出力道の範囲は、Ａの２　５　５
　７　２　５　６倍からＡの０＠までである。これらの
出力サンプル値の各々は元のサンプルｉＡよりも小さく
、従って、被乗数サンプルＡと同数のビット数で表わす
ことができる。従って、加′Ｘ器４０、ラツチ４２及び
ＡＮＤ回路３８は、被乗数のビット容量以下のビット容
借金持つだけでよい。図では、これらの素子には、サン
プルＢの非０のＭＳＢを受入れることができるように、
また、プ一ゴセスを壊すノイズが生じた時のフォールド
オーバを防止するオーバヘッドを与えるように、余分の
ビットが与えられている。

第２図の回路において、被乗数のＬＳＢを累算器を構成
している加算器の桁上げ入刀に加えてもよいＯＡＮＤゲ
ート３０が、２で除され、切捨て処理された部分積を加
算器４０に供給する。ＡＮＤゲート３２により供給され
るＬＳＢが除法の残りを表わし、これは、桁上げ入力と
して加算さ九ると、丸め込み機能を果す。桁上げ入力に
よってＬＳＢを加算すると、切捨てエラーを防止するこ
とができる。累算器からの結果は、常に、適正結果に対
して、ビット数の精度が与え得るだけ近いものとなる。

第ｌ図の最後に示した積を８照すると、乗数サンプルＢ
のビットの数は９であるが、積は２８で除されているこ
とがわかる。従って、乗数サン７゛ルがｍビットの時は
、第２図のシステムは、関数Ａ５　７　２　ｍｌを実行
する。

さらに、乗数サンプルＢが９より少いビット数の場合は
、第１図におけるＧｆｉとＡ工Ｎの行における下位ビッ
ト位置を０で置換える。例えば、サンプルＢが５ビット
幅の場合は、ＧｓとＡ工Ｈの行中でビットＢ３、Ｂ２、
Ｂ１及びＢ。を含むブロックは０値となる。出力の積は
、Ａ　Ｂ　／２’　＝　Ａ　Ｂ　／１６となる。

サンプルＢ中のビットの数が、１サンプル当りのシステ
ムクロック周期の数よシも小さくても問題はない。唯一
の制限は、１サンプル当りのシステムクロックの周期の
数が乗数サンプルを規定しているビットの数と少くとも
同数でなければならないことである。被乗数サンプル中
のビットの数はシステムクロック信号の決定には関係が
ない。

第３図は、異なる極性の数の乗算のための第２図の回路
の変形である。これは、（ａ）正の値のサンプルのみが
第２図の乗算器回路に供給され、（ｂ）入力サンプルの
元の極性を見失わないようにして、乗算器からの出力サ
ンプルが正しい極性を振当てられるようにすることによ
シ達成できる。第３図において、被乗数入力信号のサン
プ／ｌ／Ａ’は補数回路６０に加えられる。入力サンプ
ルの符号ビットもこの補数回路の制御入力端子に加えら
れる。人力サンプルの符号ビットに応答して、補数回路
６ｏは負のサンプルの極性を反転させ、変更を受けない
正のサンプルを第２図の回路の入力ポート２０に通過さ
せる。同様に、乗数入力信号Ｂ／が補数回路６２に加え
られ、補数回路６２は単一極性のサンプルＢ全入力接続
１０に供給する。

信号サンプルＡ’、Ｂ／の符号ビットは、ＡＮＤゲート
６４と６６及びＯＲゲー１６８を含む論理回路に供給さ
れる。この論理回路はＯＲゲート６８の出力に、サンフ
゜／Ｌ／Ａ’とＢｔが逆極性の時は常に論理１状態を持
ち、それ以外の時は論理０状態を持つ極性制御信号を生
成する。この極性制御信号はロードパルスの負方向への
遷移時にフッチ７２にロードされる。

ラッチ７２は制御信号をサンプル期間に等しく、乗算器
出力信号が有効である期間に及ぶ期間中、記憶する。記
憶された極性制御信号は別の補数回路７４の制御入力端
子に結合される。補数回路７４は、極性制却信号が論理
０状態の時は第２図回路からの出力積をそのま覧通過さ
せ、樺性制御信号が論理１状態を呈する時は出力漬の補
数をとる。

第４図は第２図の回路の一部分の代替ｍ戒である。第４
図において、乗数サンプルＢを処理するための第１のル
ープの代シに、並列人カー直列出力シフトレジスタ８２
が用いられている。ｆｉ列Ｌ”ットサンプルＢは、ロー
ドパルス信号Ｌｐに応動して、レジスタ８２にロードさ
れる。サンプルＢのビットは最上位ビットを直列出力接
続側にして順にレジスタ８２中に配列されている。これ
らのビットは、システムクロックＦｃに応答して、出力
端子に順にシフトされる。レジスタ８２の直列出力端子
はゲート回路３０と３２の制御端子に結合されている。

サンプル２Ａを処理するための第２のルーズの代りに、
並列入力一並列出力シ′フトレジスタ８０が用いられて
いる。サンプル２ＡのビットハロードパルスＬ，に応答
してレジスタ８ｏに並列にロードされる。

ＬＳＢに対応する並列出力接続がゲート回路３２の入力
端子に結合されている。レジスタ８０ハ、システムクロ
ックＦ。に応答して、レジスタ８０ｉ／Ｃロドサレタビ
ットをクロツクＦｃの各周期毎に１ビット位置ずつ下位
に順にシフトさせる。このシフト動作によって空いた最
上位ビット位置は論理０を示すようにされる。このよう
な動作によシ、シフトレジスタ８０ハシステムクロック
の各サイクル毎に、２で割る動作企する。

ゲート回路３０と３２からの出力接続は、第２図に示し
たと同様の回路に結合される。

第４図の回路は、概念的には第２図に示した回路よカも
単純であるが、第２図の回路の方が、部品効率が高くか
つ集積化しやすい点で好ましい。

【図面の簡単な説明】

第１図は、この発明の説明に供するためのサンプル及び
クロック波形図、 第２図は、この発明を実施した乗算回路の一例のブロッ
ク回路図、 第３図は、この発明の別の実施例を示すブロック図、 第４図は、乗算回路のさらに別の実施例の一部を示すブ
ロック図である。 ３０・・・第３の手段（ＡＮＤゲート）、４０・・・加
算回路。

Claims (1)

【特許請求の範囲】
1. （１）それぞれが、ＬＳＢとＭＳＢとを含む重みが上つ
   ていくビットを有する並列ビットＰＣＭサンプルＡとＢ
   との積を発生する回路であつて、上記ＰＣＭサンプルＡ
   とＢと、ロードパルス信号と、システムクロック信号Ｆ
   ｃとをそれぞれ供給する手段と、 上記ロードパルス信号に応答してサンプルＢをロードし
   、上記システムクロックＦｃに応答して、上記サンプル
   ＢのＭＳＢを最初としＬＳＢを最後とする重みが下る順
   序のビットのシーケンスに対応するゲート信号を供給す
   る第１の手段と、上記ロードパルス信号に応答してサン
   プルＡをロードし、上記システムクロック信号に応答し
   て、上記サンプルＡを次々に２で除したものに対応する
   サンプルのシーケンスを供給する第２の手段と、この第
   ２の手段に結合されており、所定の状態を呈する上記ゲ
   ート信号に応答して、上記サンプルＡを次々と２で除し
   たものに対応するサンプルの上記シーケンスの、上記Ｌ
   ＳＢを除く、より上位のビットを通過させる第３の手段
   と、 第１の入力端子と出力端子を有する加算回路であつて、
   この加算回路を累算器として構成するために、上記第１
   の入力端子と出力端子が上記システムクロック信号Ｆｃ
   に応答するラッチを介して結合されており、さらに、上
   記加算回路は上記第３の手段に結合された第２の入力端
   子を有し、上記より上位のビットが上記第２の入力端子
   のより下位のビット位置に結合されており、上記累算器
   が上記ロードパルス信号の発生時にスケーリングされた
   出力積を供給するようにされている、 乗算器回路。