JPH0227747A - 半導体集積回路の識別方式 - Google Patents
半導体集積回路の識別方式Info
- Publication number
- JPH0227747A JPH0227747A JP17674088A JP17674088A JPH0227747A JP H0227747 A JPH0227747 A JP H0227747A JP 17674088 A JP17674088 A JP 17674088A JP 17674088 A JP17674088 A JP 17674088A JP H0227747 A JPH0227747 A JP H0227747A
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- JP
- Japan
- Prior art keywords
- register
- signal
- terminal
- signal line
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims description 8
- 238000012360 testing method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積向Ｍ（以後、ＩＣと称する。）に関
し、特に集積回路チップの品種名などの識別方式に関す
る。
し、特に集積回路チップの品種名などの識別方式に関す
る。
（従来の技術）
従来、異なる機能や特性をもったＩＣを識別するために
は、チップ表面上で回路の形成されていない余白領域に
、当該ＩＣチップの品種名などを示す文字を素子形成技
術により形成する方法が採用されていた。すなわち、Ｉ
Ｃチップの表面上に記載された文字を目視で読取ること
によって、当該ＩＣチップの品種名を確認する方式が公
知である。
は、チップ表面上で回路の形成されていない余白領域に
、当該ＩＣチップの品種名などを示す文字を素子形成技
術により形成する方法が採用されていた。すなわち、Ｉ
Ｃチップの表面上に記載された文字を目視で読取ること
によって、当該ＩＣチップの品種名を確認する方式が公
知である。
（発明が解決しようとする課題）
上述した従来のＩＣＣｌ識別方式では、ＩＣチップ表面
を目視することによりて品種名などの確定を行っていた
ため、チップ表面を実装基板側に向けた状態で実装され
てしまうと品種名などを確認できないという欠点があっ
た。
を目視することによりて品種名などの確定を行っていた
ため、チップ表面を実装基板側に向けた状態で実装され
てしまうと品種名などを確認できないという欠点があっ
た。
また、ＩＣチップをパッケージケースのなかに収める場
合にも、チップ表面を目視することができなくなるため
、パッケージケースの外面に品種名などを捺印するが、
誤った品種名などを捺印してしまった場合にはケース内
のＩＣチップを識別することができなくなるという欠点
があった。
合にも、チップ表面を目視することができなくなるため
、パッケージケースの外面に品種名などを捺印するが、
誤った品種名などを捺印してしまった場合にはケース内
のＩＣチップを識別することができなくなるという欠点
があった。
本発明の目的は、品種ごとに固有の論理値をセットし、
且つ、セレクト信号によりシフトレジスタとして動作す
るレジスタ群を有し、必要時にこのレジスタ群をシフト
レジスタとして動作させ、レジスタ内にセットされたＩ
Ｃ固有の論理値を電気釣に読出すことにより上記欠点を
除去し、誤りな（ＩＣチップを識別できるように構成し
た半導体集積回路の識別方式を提供することにある。
且つ、セレクト信号によりシフトレジスタとして動作す
るレジスタ群を有し、必要時にこのレジスタ群をシフト
レジスタとして動作させ、レジスタ内にセットされたＩ
Ｃ固有の論理値を電気釣に読出すことにより上記欠点を
除去し、誤りな（ＩＣチップを識別できるように構成し
た半導体集積回路の識別方式を提供することにある。
（課題を解決するための手段）
本発明による半導体集積回路の識別方式はゲートアレイ
構造のＩＣに適応するもので、セレクト信号によりシフ
ト動作を行うことができ、品種ごとに固有の論理値をラ
ッチしておくためのレジスタ群と、モレ２１号により１
回次、レジスタ群にラッチされた論理値を出力するため
のセレクタ回路とを具備して構成したものである。
構造のＩＣに適応するもので、セレクト信号によりシフ
ト動作を行うことができ、品種ごとに固有の論理値をラ
ッチしておくためのレジスタ群と、モレ２１号により１
回次、レジスタ群にラッチされた論理値を出力するため
のセレクタ回路とを具備して構成したものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による半導体集積回路の識別方式の一
実施例を示すブロック図である。第１図において、１〜
４はレジスタ、５はセレクタ回路である。
実施例を示すブロック図である。第１図において、１〜
４はレジスタ、５はセレクタ回路である。
レジスタ１〜４はそれぞれ入力セレクタ付きの１ビツト
レジスタであり、信号ｉ２０．２１を介してそれぞれク
ロック信号およびセレクト信号が供給されている。
レジスタであり、信号ｉ２０．２１を介してそれぞれク
ロック信号およびセレクト信号が供給されている。
レジスタ１の第１のデータ入力端子１０は電位Ｖ、に接
続されており、第２のデータ入力端子１４は電位ｖ１に
接続されている。レジスタ２の第１のデータ入力端子１
１は電位Ｖ、に接続されており、第２のデータ入力端子
１５はレジスタ１の出力端子に接続されている。レジス
タ３の第１のデータ入力端子１２は電位ｖ４に接続され
ており、第２のデータ入力端子１６はレジスタ２の出力
端子に接続されている。レジスタ４の第１のデータ入力
端子１３は電位Ｖ。
続されており、第２のデータ入力端子１４は電位ｖ１に
接続されている。レジスタ２の第１のデータ入力端子１
１は電位Ｖ、に接続されており、第２のデータ入力端子
１５はレジスタ１の出力端子に接続されている。レジス
タ３の第１のデータ入力端子１２は電位ｖ４に接続され
ており、第２のデータ入力端子１６はレジスタ２の出力
端子に接続されている。レジスタ４の第１のデータ入力
端子１３は電位Ｖ。
に接続されており、第２のデータ入力端子１７はレジス
タ３の出力端子に接続されている。レジスタ４の出力端
子はセレクタ回路５を介してＩＣの外部出力端子３０に
接続されている。
タ３の出力端子に接続されている。レジスタ４の出力端
子はセレクタ回路５を介してＩＣの外部出力端子３０に
接続されている。
電位Ｖ、−Ｖ、には論理信号の＠０ルベルに相当する電
位、あるいは＠１”レベルに相当する電位のいずれか一
方を個々に割当てる。このとき、例えば品種名を区別し
たいのであれば、品糧名の異なるＩＣごとに、■、〜Ｖ
、の５電位に対する＠０″レベルと１１”レベルとの組
合せを変えておく。
位、あるいは＠１”レベルに相当する電位のいずれか一
方を個々に割当てる。このとき、例えば品種名を区別し
たいのであれば、品糧名の異なるＩＣごとに、■、〜Ｖ
、の５電位に対する＠０″レベルと１１”レベルとの組
合せを変えておく。
レジスタ１〜４は信号＃２０からクロックが入力される
と、データ入力端子に与えられている論理レベルをラッ
チするが、信号線２１上のセレクト信号が“０″レベル
のときには第１のデータ入力端子に設定されているデー
タを堰込み、′１＃レベルのときには第２のデータ入力
端子に設定されているデータを取込む。
と、データ入力端子に与えられている論理レベルをラッ
チするが、信号線２１上のセレクト信号が“０″レベル
のときには第１のデータ入力端子に設定されているデー
タを堰込み、′１＃レベルのときには第２のデータ入力
端子に設定されているデータを取込む。
すなわち、信号線２１上のセレクト信号が１０″のとき
にクロック信号が入ると、レジスタ１〜４にはそれぞれ
Ｖ、〜Ｖ、の信号レベルがラッチされる。また、信号Ｍ
１２１上のセレクト信号の状態が＠１＃のときＫは、ク
ロック信号が入るとレジスタＩＫはｖｌがラッチされ、
レジスタ２にはクロックが入力される前のレジスタ１の
値がラッチされ、レジスタ３にはクロックが入力される
前のレジスタ２の値がラッチされ、レジスタ４にはクロ
ックが入力される前のレジスタ３の値がラッチされる。
にクロック信号が入ると、レジスタ１〜４にはそれぞれ
Ｖ、〜Ｖ、の信号レベルがラッチされる。また、信号Ｍ
１２１上のセレクト信号の状態が＠１＃のときＫは、ク
ロック信号が入るとレジスタＩＫはｖｌがラッチされ、
レジスタ２にはクロックが入力される前のレジスタ１の
値がラッチされ、レジスタ３にはクロックが入力される
前のレジスタ２の値がラッチされ、レジスタ４にはクロ
ックが入力される前のレジスタ３の値がラッチされる。
すなわち、セレクト信号が″１１のときにはレジスタ１
〜４はシフトレジスタとして動作する。
〜４はシフトレジスタとして動作する。
従りて、信号線２１上のセレクト信号を゛Ｏ″レレベル
にしてクロック信号を少なくとも１回は入力した後、信
号線２１上のセレクト信号を″１ルベルに保ったままク
ロック信号を４回連続して入力する。これにより、レジ
スタ４゜３．２．１にそれぞれラッチされたデータと、
レジスタ１の入力データ、すなわち、ｖ、 ｓ ｖ、
ＩＶ、、Ｖ、、Ｖｌの値を順次、読出すことができる
。
にしてクロック信号を少なくとも１回は入力した後、信
号線２１上のセレクト信号を″１ルベルに保ったままク
ロック信号を４回連続して入力する。これにより、レジ
スタ４゜３．２．１にそれぞれラッチされたデータと、
レジスタ１の入力データ、すなわち、ｖ、 ｓ ｖ、
ＩＶ、、Ｖ、、Ｖｌの値を順次、読出すことができる
。
これらの出力値はレジスタ４から信号線１８上に送出さ
れるので、信号線１８をＩＣの外部端子に接続すればｖ
ｌ 〜■、のレペルヲＩ Ｃ（Ｄ外部に取出すことが可
能である。しかし、直接、外部端子に取出さずに信号＆
＋２１上のセレクト信号により動作するセレクト回路５
を介して出力する。セレクタ回路５は、信号線２１上の
セレクト信号が″ｌ＃のときにレジスタ４から信号枦１
８への出力信号を選択し、セレクト信号が”０＃のとき
にはＩＣ内輪理回路から信号線２２へ任意の出力信号を
選択してＩＣの外部端子３０へ出力する。
れるので、信号線１８をＩＣの外部端子に接続すればｖ
ｌ 〜■、のレペルヲＩ Ｃ（Ｄ外部に取出すことが可
能である。しかし、直接、外部端子に取出さずに信号＆
＋２１上のセレクト信号により動作するセレクト回路５
を介して出力する。セレクタ回路５は、信号線２１上の
セレクト信号が″ｌ＃のときにレジスタ４から信号枦１
８への出力信号を選択し、セレクト信号が”０＃のとき
にはＩＣ内輪理回路から信号線２２へ任意の出力信号を
選択してＩＣの外部端子３０へ出力する。
このように、セレクタ回路５を使用することによって、
出力端子３０がレジスター〜４の値を読出すゼ、要のな
いときには、ＩＣの内部論理回路のひとつの出力端子と
して使用することができるため、端子の節約を図ること
ができる。
出力端子３０がレジスター〜４の値を読出すゼ、要のな
いときには、ＩＣの内部論理回路のひとつの出力端子と
して使用することができるため、端子の節約を図ること
ができる。
第２図は、以上の動作を示すタイムチャートである。
第２図テハ、Ｎ位ｖＩ＊ｖｔ ｔＶｓ ？ ■４Ｖ、を
それぞれ“０＃ １ ” １０”ｌ“０″１″として表
わして動作を説明しである。
それぞれ“０＃ １ ” １０”ｌ“０″１″として表
わして動作を説明しである。
電位ｖ１〜Ｖ、に接続すべきレジスタ１〜４の入力端子
はＩＣ上の“θ″レベル源あるいは１１″レベル源のど
ちらにでも接続できるようにしておき、ＩＣ製造時の配
線バター／マスク中にレジスタとレベル源との間の配線
パターンを入れておけはよい。
はＩＣ上の“θ″レベル源あるいは１１″レベル源のど
ちらにでも接続できるようにしておき、ＩＣ製造時の配
線バター／マスク中にレジスタとレベル源との間の配線
パターンを入れておけはよい。
異なる品種名のＩＣを製造する際には、マスク上のレジ
スタとレベル源との間の配線を変え、レジスタ１〜４に
セットされるべき″″０＃０＃レベル″レベルとの組合
せを変えておく。このようにすれば、製造されたＩＣの
品種名などを上記″″０”レベルと“１″レベルとの組
合せにより識別することができる。
スタとレベル源との間の配線を変え、レジスタ１〜４に
セットされるべき″″０＃０＃レベル″レベルとの組合
せを変えておく。このようにすれば、製造されたＩＣの
品種名などを上記″″０”レベルと“１″レベルとの組
合せにより識別することができる。
第１図では４ビツトのレジスタにより５ビツトの”０”
”１”の組合せを識別できるので、２−３２種類の
Ｉ（４−ｆｉ別できる。しかし、本発明ではレジスタの
ビット数は任意であり、ｎ＋１ ｎビットのレジスタを使用すれば２ 種類まで工Ｃ
ｔ−識別することが可能である。
”１”の組合せを識別できるので、２−３２種類の
Ｉ（４−ｆｉ別できる。しかし、本発明ではレジスタの
ビット数は任意であり、ｎ＋１ ｎビットのレジスタを使用すれば２ 種類まで工Ｃ
ｔ−識別することが可能である。
（発明の効果）
以上説明したよりに本発明は１０品種ごとに固有の論理
値をセットし、且つ、モレ２１号によりシフトレジスタ
として動作するレジスタ群を有し、必要時にはこのレジ
スタ群をシフトレジスタとして動作させ、レジスタ内に
セットされたＩＣに固有の論理値を電気的に読出すこと
により、ＩＣチップの表面を視覚的に調べることなく、
ＩＣの品種を識別することが可能となるため、ＩＣがパ
ッケージ内などに実装されていて、チップ表面を見るこ
とができないときでも、ＩＣを識別することができると
いう効果がある。
値をセットし、且つ、モレ２１号によりシフトレジスタ
として動作するレジスタ群を有し、必要時にはこのレジ
スタ群をシフトレジスタとして動作させ、レジスタ内に
セットされたＩＣに固有の論理値を電気的に読出すこと
により、ＩＣチップの表面を視覚的に調べることなく、
ＩＣの品種を識別することが可能となるため、ＩＣがパ
ッケージ内などに実装されていて、チップ表面を見るこ
とができないときでも、ＩＣを識別することができると
いう効果がある。
また、ＩＣを検査する際、テスト開始時ＫＩＣテスタで
コードを読出して、テストデータとＩＣ品種名とが合致
しているか否か全自動的にチエツクさせてからテストを
実行させれば、誤ったテストデータを用いてしまうこと
がないと云う効果がある。さらに、コードを読取り、■
Ｃテスタの記憶装置内に蓄えられた各［ＩＣのテストデ
ータのなかから、自動的に被検査ＩＣに対応するテスト
データを選択し℃検査を行わせることも可能であり、工
Ｃ検査工程の自動化を図ることができるという効果があ
る。
コードを読出して、テストデータとＩＣ品種名とが合致
しているか否か全自動的にチエツクさせてからテストを
実行させれば、誤ったテストデータを用いてしまうこと
がないと云う効果がある。さらに、コードを読取り、■
Ｃテスタの記憶装置内に蓄えられた各［ＩＣのテストデ
ータのなかから、自動的に被検査ＩＣに対応するテスト
データを選択し℃検査を行わせることも可能であり、工
Ｃ検査工程の自動化を図ることができるという効果があ
る。
第１図は、本発明による半導体集積回路の識別方式の一
実施例を示すブロック図である。 第２図は、第１図に示す回路の動作を示すタイムチャー
トである。 １〜４・・・レジスタ ５・・・セレクタ回路 １０〜１８．２０〜２２．３０・・・端子特許出願人
日本電気株式会社
実施例を示すブロック図である。 第２図は、第１図に示す回路の動作を示すタイムチャー
トである。 １〜４・・・レジスタ ５・・・セレクタ回路 １０〜１８．２０〜２２．３０・・・端子特許出願人
日本電気株式会社
Claims (1)
- セレクト信号によりシフト動作を行うことができ、品種
ごとに固有の論理値をラッチしておくためのレジスタ群
と、前記セレクト信号により順次、前記レジスタ群にラ
ッチされた論理値を出力するためのセレクタ回路とを具
備して構成したことを特徴とするゲートアレイ構造の半
導体集積回路の識別方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17674088A JPH0227747A (ja) | 1988-07-15 | 1988-07-15 | 半導体集積回路の識別方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17674088A JPH0227747A (ja) | 1988-07-15 | 1988-07-15 | 半導体集積回路の識別方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227747A true JPH0227747A (ja) | 1990-01-30 |
Family
ID=16018971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17674088A Pending JPH0227747A (ja) | 1988-07-15 | 1988-07-15 | 半導体集積回路の識別方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227747A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07192979A (ja) * | 1993-11-17 | 1995-07-28 | Nec Corp | 半導体集積回路及びその製造方法 |
| WO2004075267A1 (ja) * | 2003-02-20 | 2004-09-02 | Hitachi High-Technologies Corporation | 半導体装置及び半導体製造管理システム |
-
1988
- 1988-07-15 JP JP17674088A patent/JPH0227747A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07192979A (ja) * | 1993-11-17 | 1995-07-28 | Nec Corp | 半導体集積回路及びその製造方法 |
| WO2004075267A1 (ja) * | 2003-02-20 | 2004-09-02 | Hitachi High-Technologies Corporation | 半導体装置及び半導体製造管理システム |
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