JPH0227716B2 - - Google Patents

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JPH0227716B2
JPH0227716B2 JP56010311A JP1031181A JPH0227716B2 JP H0227716 B2 JPH0227716 B2 JP H0227716B2 JP 56010311 A JP56010311 A JP 56010311A JP 1031181 A JP1031181 A JP 1031181A JP H0227716 B2 JPH0227716 B2 JP H0227716B2
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voltage
ref
analog
res
line
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JP56010311A
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English (en)
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JPS56121198A (en
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Isutaban Bankusa Gyorugii
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CBS Corp
Original Assignee
Westinghouse Electric Corp
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Filing date
Publication date
Application filed by Westinghouse Electric Corp filed Critical Westinghouse Electric Corp
Publication of JPS56121198A publication Critical patent/JPS56121198A/ja
Publication of JPH0227716B2 publication Critical patent/JPH0227716B2/ja
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    • G—PHYSICS
    • G08—SIGNALLING
    • G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
    • G08C19/00—Electric signal transmission systems
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/60—Analogue/digital converters with intermediate conversion to frequency of pulses

Description

【発明の詳細な説明】 この発明は、複数の遠隔アナログ・データ入力
が中央位置からかつコンピユータによつてデイジ
タル形態で監視、制御されるデータ・アクイジシ
ヨン（acquisition）装置に関するものである。
コンピユータの制御下で点測定、雑音低減、デ
イジタル利得および零点較正を行なうために多重
化された複数のアナログ入力に関して計数を導出
するための、中央に設置された発振器およびカウ
ンタを使用することは米国特許第3530458号明細
書から周知である。
コンピユータで利用しようとする計数を導出す
るために、較正用の局部基準信号を印加すること
およびアナログ入力を局部積分器へ印加すること
をコンピユータで制御することは米国特許第
4068306号明細書から周知である。なお、他の計
数は複数の可能な単一点測定場所から多重化する
ことによつて導出される。
受動零化のために複数のアナログ入力信号測定
チヤネルに関してコンピユータで縮尺ないし拡大
および零補正を行なうことも米国特許第3916173
号明細書から周知である。
これらの３つの明細書が明示しているように、
コンピユータのデイジタル処理は、複数の単一点
アナログ入力測定チヤネルの監視、制御のため、
特に測定のみならずオフセツト補正および較正の
ためには有利である。にもかゝわらず、従来技術
ではこの中央コンピユータを使つて最大の利点を
得ることができなかつた。
この発明の目的は、局部ハードウエア部品に課
せられるきびしい要件が相当緩和され得るような
仕方で、コンピユータ化された被多重デ−タ・ア
クイジシヨン装置のコンピユータで時限機能およ
び制御機能を集中化することである。従つて、測
定チヤネルの後の高級測定を強化することはチヤ
ネル場所での回路および部品の測定時のきびしい
要件を緩和する。これは、測定基準を下げること
なく、多くの測定場所に安価な装置を使用するこ
とを可能にする。
この発明の目的は幾つかの特色を下記のように
組合わせることによつて達成される。
複数の測定チヤネルは個々の絶縁トランスによ
つて中央タイマと関連付けられる、中央タイマは
複数個の直流／交流変換器の各々毎に制御信号を
供給するのに使用される。各直流／交流変換器は
１つのチヤネルに属し、そして制御信号は対応す
る絶縁トランスを通して変換サイクルで働く。交
流電流は１次側から２次側へ供給され、この交流
電流は整流されて特定チヤネルの測定ユニツトの
ための直流電力供給部を形成する。測定点でのア
ナログ入力データを変換するため、電荷平衡化型
の電圧／周波数（Ｖ／Ｆ）変換器は、使用され、
そして中央タイマによつて同期がとられる。これ
がこの発明で重要なことは、絶縁トランスの２次
側では変換サイクルが中央タイマから高精度で時
限動作させられ得るからである。そしてこれは全
チヤネルに対し中央でかつ並列に行なわれる。フ
リツプフロツプを形成する複数個のCMOS素子
はＶ／Ｆ変換器の変換サイクルの論理を変換する
際に使用される。これらの固体素子は各半サイク
ル時に交流電圧によつてクロツク動作させられ
る。パルスとしての論理データの伝送は、コンデ
ンサの放電時に絶縁トランスの２次巻線を負荷に
することによつて行なわれる。そのような急な遷
移は１次側に電流サージを生じさせ、この電流サ
ージはトランジスタによつて検出・増幅され、従
つてそのサイクルひいては中央クロツクに対して
正確な時限でＶ／Ｆ変換器の計数を表わすパルス
を発生する。絶縁トランスの２次側でのそのよう
な負荷化は絶縁トランスの１次側からの交流電力
供給を妨げない。
この発明の他の重要な特色は、チヤネルの測定
ユニツトの測定端に少なくとも３つの可能なアナ
ログ入力データを持つことにある。１つのアナロ
グ入力データは既知の被測定値を提供する間正お
よび負の値を測定させる安定なバイアス電圧であ
る。第２のアナログ入力データは、第２の既知の
被測定値として、バイアス電圧と一緒に使用され
るべき他の安定な電圧である。第３の入力データ
は測定点での信号である。CMOS素子の形態を
したマルチプレクサは、時間的には連続してこれ
らの３つのアナログ入力データを選択するための
３段リング・カウンタと関連付けられる。マルチ
プレクサに後続段を通過させるために、クロツク
信号は絶縁トランスを通して使用される。そのよ
うなクロツク作用は、１次側からの交流電力供給
を割込ませることにより、例えば関連した電力ス
イツチの直流／交流電力変換器のクロツク動作を
割込ませることだけにより、行なわれる。絶縁ト
ランスの２次側での電力供給部の整流段の後で、
割込みは、マルチプレクサに印加されたクロツ
ク・パルスと等価な論理遷移に変換される。
従つて、そのようなマルチプレクサ段毎に、こ
の発明のデ−タ・アクイジシヨン装置は選択した
チヤネルの絶縁トランスを通して一連のパルスを
伝送し、これらのパルスは関連したカウンタで受
信されてそこに記憶される。これらの計数は、オ
フセツト補正、較正、縮尺または拡大、測定デー
タ処理のため、中央コンピユータによつてデイジ
タル・データとして処理される。
望ましくは、関連した絶縁トランスを有する全
チヤネルおよび直流電力供給ユニツトが中央タイ
マおよびマイクロコンピユータの形態のデイジタ
ル・データ処理ユニツトと一緒に共通のボード上
に装架されることである。そのような集中ボード
はこの発明の全ての有用な特色を持つ。それはコ
ンパクトで軽い。それは種々のチヤネル中に低価
格のハードウエア部品を含む。精度を要すると共
に複雑なものは中央タイマおよびマイクロコンピ
ユータの周辺に集められる。そのようなデ−タ・
アクイジシヨン装置は、チヤネルと同数の多くの
測定点を有しかつプロセスを制御する相関命令信
号を発生する汎用プロセス制御器の全制御かつ被
コンピユータ装置への補助機器として容易にプラ
グ・インされることができる。
この発明は、その広い意味で、複数の並列チヤ
ネル中の複数個の遠隔アナログ・データ測定点に
関して中央コンピユータからデイジタル・データ
を導出するための多重化されたデ−タ・アクイジ
シヨン装置であり、このデ−タ・アクイジシヨン
装置は、複数個の同様な電圧／周波数変換器であ
つて、その各々が対応する測定点と局部的に組合
わされたものと、前記コンピユータに組合わされ
てクロツク信号を供給するための中央クロツク
と、通信用の複数個の同様な絶縁トランスであつ
て、その各々が前記コンピユータと対応する１個
の電圧／周波数変換器およびこれに組合わされた
１つの測定点との間にあるものと、を備え、前記
電圧／周波数変換器の各々は、変換サイクルを持
ち、かつ複数の選択可能な動作モードで動作で
き、前記コンピユータは、前記測定点の１つおよ
びこれに組合わされた電圧／周波数変換器を選択
し、かつこの選択された電圧／周波数変換器の変
換サイクルを、組合わされた絶縁トランスを通つ
た前記クロツク信号で制御する多重化されたデ−
タ・アクイジシヨン装置にある。
第１図において、マイクロコンピユータ（以下
マイコンと略称する）４９、複数個のカウンタ４
８および中央タイマ４５を含む中央ユニツト２０
０は、Ｎ個の測定チヤネルを並列に監視かつ制御
中である。各測定チヤネルは、測定チヤネル＃１
で例示するように、絶縁トランスＴによつて結合
された測定ユニツト１００および電力供給ユニツ
ト１０１を有する。直流電源電圧VPは、中央ユ
ニツト２００の中央タイマ４５からライン４３に
受けたクロツク信号の制御下で、チヨツパ（すな
わち直流／交流変換器）４２へ印加される。その
結果、絶縁トランスＴの１次巻線Ｐはクロツク信
号の周波数で交流電流によつて励振される。測定
ユニツト１００中の絶縁トランスＴの２次巻線Ｓ
に流れる電流は整流器R1によつて整流されてラ
イン４１，４１′にそれぞれ直流電圧V+，V-を
発生する。測定ユニツト１００中でマルチプレク
サ５０は入力ライン１を通してアナログ入力信号
VXに応答し、このアナログ入力信号VXはトラン
スジユーサTD1から或る測定点で導出される。ト
ランスジユーサTD1は熱電対でもよいし或はその
他のアナログ可変センサでもよい。ライン２には
バイアス電圧VBが印加され、そしてライン３に
は適当な電源SVS（図示しない）から供給される
基準電圧VREFが印加される。マルチプレクサ５０
は後述するようにライン５１から制御され、ライ
ン１，２，３によつて定められた３つの次々の状
態へリング・カウンタ風に遂次ステツプする。そ
の結果、マルチプレクサ５０の動作ステツプに依
存する３つの電圧VX，VBおよびVREFのうちの１
つの電圧を表わす電圧が出力ライン１０に導出さ
れる。このライン１０の電圧は、反転入力端子が
アースされた演算増幅器OA1の非反転入力端子へ
入力される。ライン８における出力は前置増幅さ
れた信号Viである。この信号Viは電圧／周波数
（Ｖ／Ｆ変換器）６０へ入力される。このＶ／Ｆ
変換器６０は、所定の測定期間（Ｔ）の間中央ユ
ニツト２００によつて計数される一連のパルスを
ライン３６に出力し、従つてアナログ信号Viの大
きさのカウント特性を呈する。
Ｖ／Ｆ変換器６０は電荷平衡化回路を含み、こ
の電荷平衡化回路は定電流源CCSと、この定電流
源CCSを回路中に挿入するためのスイツチSW1
と、このスイツチSW1が閉じている時定電流源
CCSおよびスイツチSW1からの定電流ICC並びに
接続点J1およびライン３２からの電流信号Iiに応
答する積分器INTとから成る。この積分器INT
は、電流信号Iiでの充電中閾値を超えると斜めに
立下がり、またフリツプフロツプFFを介してス
イツチSW1が閉じられる時電流ICC＋Iiの大きさで
斜めに立上がる。この傾斜波はクロツク信号で決
められたレベルまで上昇し、このクロツク信号に
よつてスイツチSW1はフリツプフロツプFFを介
して再び開かれる。この動作サイクルはまず傾斜
波が立下がることによつて反復される。
Ｖ／Ｆ変換器６０の動作は、第２図の諸カーブ
を参照してフリツプフロツプFF、積分器INTお
よびスイツチSW1の相互作用から一番良く理解で
きる。第２図において、カーフａないしｆはそれ
ぞれ、 (1) スイツチSW1が開いている時すなわちカーブ
ａの直線部分OA，BC，DE，FGではアナログ
信号Viに応答し、またスイツチSW1が閉じてい
る時すなわちカーブａの直線部分AB，CD，
EF，GHではICC＋Iiに応答する積分器INTの傾
斜波形成作用、 (2) カーブｂはマルチプレクサ５０を制御する割
込み信号である、 (3) カーブｃは遅延後マルチプレクサ５０がリセ
ツトされることを示す、 (4) カーブｄはフリツプフロツプFFのクロツ
ク・ピンCLへライン２３を通して印加される
クロツク信号である、 (5) カーブｅで定められた一定の期間（Ｔ）の間
全てのカウンタ４８の並列計数がイネーブルに
なる、 (6) カーブｆはフリツプフロツプFFのピンか
らライン３６に出力された一連のパルスに関し
て導出される計数を示す。これらの一連のパル
スはカーブａの下側のピークＣ，ＥおよびＧに
対応する。
Ｖ／Ｆ変換器６０の電荷平衡化技術に従い、積
分器INT内のコンデンサは印加電流信号Iiの効果
で徐々に充電される。積分器INTは、閾値を超
えるまでViの関数である傾斜で立下がる。しかし
ながら、この効果は、クロツク信号が受かる時だ
け〔カーブｄ〕回路によつて知られる。ライン２
３によりこれが起る〔カーブａのＡにおいて〕
時、クロツク信号はフリツプフロツプFFのＱピ
ンおよびピンにデータを出現させる。その結
果、ライン３６には状態がカーブｄのクロツク
信号の１パルスとして現われ、Ｑピンはライン３
４を通じてスイツチSW1をセツトさせ例えばICC
を接続点J1およびライン３２に供給させる。従つ
て、積分器傾斜波はＡからIi＋ICCで決まる傾斜で
立上がる（ICCの方が優勢）。動作点は閾値を再び
通過する。次のクロツク信号がライン２３に発生
する時、スイツチSW1はターンオフされる。傾斜
波はＢで折返して他のサイクルが開始される。第
２図に示した例では、例えば期間（Ｔ）中フリツ
プフロツプFFからライン３６に導出された３個
のパルスがカウンタ４８に登録される。この計数
３は期間（Ｔ）中に印加されたアナログ信号すな
わち電圧Viの大きさに比例する。マルチプレクサ
５０の第１段では、大きさVXのアナログ入力信
号が印加され、パルスの数はそのような大きさ
VXの特性である。次々の測定期間（Ｔ）中のア
ナログ入力信号が変る時、Ｖ／Ｆ変換器６０は相
関可変数のパルスをライン３６に供給する。ライ
ン５１からマルチプレクサ５０へのトリガ信号お
よびライン２３からフリツプフロツプFFへのク
ロツク信号が、ライン４３にクロツク信号を出力
する中央タイマ４５によつてどのように発生され
かつ同期化されるかを、第３図について以下説明
する。中央ユニツト２００の複数個のカウンタ４
８のうちのイネーブルされたカウンタが計数を導
出するために、フリツプフロツプFFによつてラ
イン３６に出力されたパルス列が絶縁トランスを
通してどのように伝送されかつライン４６に印加
されるかも、第３図に関して説明する。明確にす
るために、第１図はブロツク図で実施した上述の
諸機能を下記のように簡略化された形態で示す。
中央タイマ４５からライン４３へのクロツク信
号はチヨツパ４２を制御して絶縁トランスＴの１
次巻線Ｐに交流電流を発生させる。２次巻線Ｓの
両端に接続されたラインL1，L2間の整流器R1は
交流電力を直流電力に変換し、この直流電力は測
定ユニツト１００用の電圧V+，V-としてそれぞ
れラインL′1，L′2に現われる。代表的な例では、
V+，V-はそれぞれ＋12ボルト、−12ボルトであ
る。交流ラインL2は接続点J2においてラインL3に
より他の整流器R2へ接続され、従つてこの整流
器R2はマルチプレクサ５０の制御ゲートへ通常
印加される整流出力をライン５１に供給する。中
央ユニツト２００からマルチプレクサ５０を次の
状態へトリガさせるために、マイコン４９はクロ
ツク信号に割込み（図示しない）を呈させる。こ
れが起る時、チヨツパ４２はもはや制御されず、
ライン５１での整流電圧は消滅する。しかしなが
ら、整流器R2の時定数と対抗するような整流器
R1の時定数が充分大きいとすれば、ラインL′1，
L′2に現われる時間には全く影響しない。さもな
ければ、測定ユニツト１００の全電力供給を不能
にする。この仮定の下で、ライン４３でのクロツ
ク信号の短い割込みはライン５１に急な遷移を生
じさせ、これはマルチプレクサ５０によつて次の
段へのステツプ動作のために使われる。このよう
にして、ライン４３でのクロツク信号の次々のか
つ時間的に選ばれた割込みにより、マイコン４９
はマルチプレクサ５０をその次々の段によつてリ
ング・カウンタのようにステツプ動作させること
ができ、従つてライン１０に次々に電圧VX，VB，
VREFを出させる。
フリツプフロツプFFのクロツク動作に関して、
絶縁トランスＴの２次巻線ＳとラインL1の接続
点J3には、１次巻線Ｐから誘起された交流電流従
つてライン４３でのチヨツパの制御信号と同期す
る信号が導出される。よつて、フリツプフロツプ
FFは中央タイマ４５からライン４３へのクロツ
ク信号に同期して事実上セツト、リセツトされ
る。
フリツプフロツプFFによつてライン３６に出
力されるパルス列を考えれば、このパルス列はコ
ンデンサC2と並列に設けられたスイツチSW2の
ゲートへ印加される。コンデンサC2は、２次巻
線ＳとラインL2の接続点J4、アース間でダイオー
ドD2と直列である。スイツチSW2が開かれる時、
コンデンサC2は２次巻線ＳからダイオードD2を
通して充電される。スイツチSW2が閉じられる
時、コンデンサC2は急に放電する。従つて、ラ
イン３６でのパルスでスイツチSW2を閉じる毎に
（これは１つ置きのクロツク信号で起る）コンデ
ンサC2は放電し、そして次の１つ置きのクロツ
ク信号でコンデンサC2はダイオードD2を通して
充電され急に絶縁トランスＴの２次巻線Ｓの負荷
になる。その結果、電流サージが１次巻線Ｐに現
われる。図示のように１次巻線Ｐと結合した検出
器DTは、このサージを、ライン４６上の計数と
して対応するカウンタ４８へ印加されるパルスに
変換する。
中央ユニツト２００に関して示された測定チヤ
ネル＃１の構成および機能についての上述した説
明から明らかなように、マルチプレクサ５０が或
る段例えば段＃１にある時すなわちライン１の
VXがライン８にViとして現われる時、積分器
INTはＶ／Ｆ変換器６０の測定期間中VXの大き
さに関して計数されるべき多くのパルスをライン
３６に出させる。そのようなパルスを発生する
時、フリツプフロツプFFはライン３６およびス
イツチSW2並びに絶縁トランスＴを介してその１
次側に多くの電流サージを生じさせる。これらは
検出器DTによつて検出されかつ測定期間（Ｔ）
中関連したカウンタ４８によつて合計され従つて
計数CXを提供する。同様に、マルチプレクサ５
０がその第２段にある時すなわちライン２に印加
されたVBがライン８にViとして現われる時、計
数CBは同じ関連したカウンタ４８によつて与え
られる。この計数CBは既知の電圧VBを示す。同
じことが既知の電圧VREFについても行なわれて計
数CREFを与える。後述するアナログ／デイジタル
（Ａ／Ｄ）変換器を較正するために自動帰零動作
が行なわれる時、一般には試験ステツプの期間中
アナログ入力を零電圧にセツトする。回路に固有
の誤差のせいで、実際のアナログ入力信号で導出
された任意の測定計数のオフセツトとして取り出
されなければならない計数としてオフセツト値は
導出される。負の入力信号そして正の入力信号も
測定できることが望ましいので、バイアス電圧を
使用することは良い実例である。第１図の回路
は、前述したように、演算増幅器OA1へ印加され
る正のバイアス電圧VBをライン２に供給する。
従つて、マルチプレクサ５０がその第１段すなわ
ちライン１の測定段にある時、演算増幅器OA1は
実際にはVX＋VBが印加される。マルチプレクサ
５０がその第３段へトリガされる時すなわちライ
ン３からのVREFをライン１０に伝送する時、VREF
が適当な電源（SVS）によつて供給されるので
計数CREFが導出され、この計数CREFが各試験サイ
クル時計数CBと同様に反復して使用されるべき
信頼できる値である。
従つて、第２段および第３段の状態にあるマル
チプレクサ５０での試験後、電圧VBおよびVREF
はライン８にViとして変換され、絶縁トランスＴ
を通してカウンタ４８中の１個に次々に計数CB，
CREFが受信される。CBおよびCREFはVXのどんな測
定値も直接較正しかつ一定の尺度に従つて関係付
けるために使用され、絶対値にあるべきものに調
節される計数CXを提供する。
もつと、一般的には、ライン３６の各パルスは
絶縁トランスＴを通して伝送されかつカウンタ４
８中の１個に受信され、そのイネーブル時Viを表
わす計数を累積する。測定ユニツト１００中の
Ｖ／Ｆ変換器６０は中央ユニツト２００中の関連
したカウンタ４８と一緒にＡ／Ｄ変換器を構成す
る。Ｎ個のそのようなＡ／Ｄ変換器はそれぞれＮ
個のチヤネルに関して並列に設けられ、そして中
央ユニツト２００中の種々のカウンタ４８はそれ
ぞれのチヤネルのライン８における測定または試
験されたViを表わすそれぞれの計数を並列に累積
する。全てのカウンタは変換サイクルの始めにマ
イコン４９からのゲート制御によつてリセツトさ
れかつイネーブルされる。イネーブルされる時、
カウンタは種々のチヤネルのデータViを計数す
る。測定期間（Ｔ）の終りに、マイコンが所要通
り種々の計数を回収し、記憶しかつ組合わせるこ
とができるようにするためにカウンタのゲートが
閉じられる。前述したように、Viはマルチプレク
サが第１状態にある時のVXもしくはマルチプレ
クサが第２状態にある時のVB、または第３状態
でのVREFのどれかを表わし得る。VXの計数が
Ａ／Ｄ変換器によつて繰返して導出されて特定の
チヤネルと組合う工業プロセスの変数VXを監視
する間、オフセツト補正およびスケーリング
（scaling）は時々行なわれて特定チヤネルの回路
による温度、ドリフト、……等のせいの誤差を確
認しかつ除去する。そのような試験動作中、マル
チプレクサ５０の第２段での計数CBおよび第３
段での計数CREFが関連カウンタで得られる。これ
らの結果はマイコンのRAMに記憶されかつマイ
コンのプログラムで要請された後続の試験動作に
よつて書き直されるまでそこに保持される。これ
らの計数CBおよびCREFはVXに関してカウンタ４
８によつて導出された計数CXに相当する計数の
正しい値Cxcを確認するのに使用される。
第３図は、この発明に係るＡ／Ｄ変換器の望ま
しい実施例を示す。マルチプレクサ５０は、状態
セレクタおよびリングカウンタとして使用される
10進カウンタ／除算器CMOS固体素子CT1、すな
わち３つの次々の状態のための３個にＪ―FET
固体素子１１，１２，１３を有するCMOSジヨ
ンソン・カウンタを含む。固体素子１１は測定点
にあるトランスジユーサ熱電対または他の測定器
具からライン１に受けた入力信号に応答する。固
体素子１３へは、安定な電源SVS（2.5ボルト）か
ら導出された基準電圧VREFがライン３を通して印
加される。バイアス電圧VBは固体素子１２のＳ
入力端子へライン２を通して印加される。
安定電源SVSは抵抗RAを介して接続点JBへ接
続される。この接続点JBは、諸チヤネル入力のコ
モン・モードと共通であり、ライン２の入力抵抗
RDの一端従つて固体素子１２のＳ入力端子へ接
続されると共に抵抗RBの一端へも接続される。
従つて、安定電源SVSは接続点JBに既知の電圧
（バイアス電圧VB）をそして抵抗RBの他端に別な
既知の電圧を印加する。抵抗RBの他端は接続点
JREFである。この接続点JREFは、リード線１０２
を介してアースへ接続され抵抗REと、ライン３
に接続された抵抗RC従つて固体素子１３のＳ入
力端子とに共通である。このように、接続点JREF
には安定電源SVSから既知の電圧VREFが印加さ
れる。安定電源SVSの負側はリード線１０５お
よび１０２によつてアースへ接続されている。典
型的な例では、安定電源SVSは＋2.5ボルトで、
電圧VBおよびVREFは数ミリボルト程度である。
VB測定時、固体素子すなわちスイツチ素子１
２は閉じられ、そして正のバイアス電圧VBはラ
イン２，４および１０によつて演算増幅器OA1の
非反転入力端子へ印加される。未知の入力信号
VXを測定しようとする時、演算増幅器OA1の反
転入力端子、非反転入力端子間には実際にはVX
＋VBが印加されるように固体素子１１は閉じら
れる。マルチプレクサ５０の第３状態では、ライ
ン３の基準電圧VREFは閉じた固体素子すなわちス
イツチ素子１３並びにライン５および１０を通し
て演算増幅器OA1へ供給される。これらの３つの
状態は前述したようにＡ／Ｄ変換器の出力側すな
わち中央ユニツト２００の関連カウンタ４８では
３つの別々の計数CB，CXおよびCREFになる。これ
らの計数を中央ユニツト２００は記憶しかつそれ
らをマイコン４９でデイジタル処理する。固体素
子すなわちセレクタCT1の制御は、接続点J6から
ラインCD、ダイオードD1、接続点J7およびライ
ン５１を介してCT1のクロツク・ピンCLへ達す
る回路によつて行なわれる。そのような通信ライ
ンにトリガ・パルスを受ける毎に、CT1はピン
Q0，Q1およびQ2によつてリング状に逐次決定さ
れた出力を供給する。これらのピンはそれぞれ固
体素子１１，１２，１３のＧ入力端子へ接続さ
れ、各固体素子は対応するＳ入力端子（それぞれ
ライン１，２，３による）をして、第３図に示し
たようにライン４，５，６にアナログ・データを
出力するＤピンにデータを転送させる。接続点J6
およびラインCDは、２個のダイオードから成る
整流器Ｒ２のアノードへ接続されている。これら
のダイオードのカソードは絶縁トランスＴの２次
巻線Ｓのそれぞれ一端Ａ，Ｂへ接続されている。
絶縁トランスＴの中間タツプＭはアースへ接続さ
れている。絶縁トランスＴの一端Ａ，Ｂは２個の
ダイオードから成る整流器R1のアノードへも接
続されており、これらのダイオードのカソードは
接続点J5へ接続されている。接続点J5(+)とJ6(-)の
間には慣用の直流電力供給部（＋12VのL′1，−
12VのL′2）が接続されている。この直流電力供
給部は中間タツプＭを中心にして対称に配置され
た低域フイルタを含み、２個のツエナー・ダイオ
ードはそれぞれラインL′1，L′2、アース間に接続
されている。
絶縁トランスＴは、電力供給ユニツト１０１に
属する電源VPをアースへ周期的に切換えること
によつて発生された交流電流の下で１次巻線Ｐか
ら付勢される。このスイツチングは、１次巻線Ｐ
とアースの間に並列抵抗R7およびR8を介して接
続されるチヨツパ４２としてのスイツチ素子によ
つて行なわれる。このスイツチ素子と並列抵抗
R7およびR8との接続点はトランジスタT2のベー
スへ接続されている。このトランジスタT2のコ
レクタは中央ユニツト２００中の特定チヤネルに
関連した１個のカウンタ４８へライン４６によつ
て接続されている。トランジスタT2のエミツタ
はアースへ接続されている。代表的な例では、ス
イツチ素子４２は、Ｖ―MOSパワーFET、
2N6660であり、ライン４３のクロツク信号PSD
によつて周期的に開閉される固体素子として働
く。
測定ユニツト１００中のマルチプレクサ５０お
よびトリガ・ライン５１について再び考察すれ
ば、トリガ動作は一定の短い期間ライン４３上の
クロツク信号に割込むマイコンの命令で起る。ラ
イン４３上のそのような割込みは絶縁トランスＴ
の２次側にある接続点J6およびラインCDでの整
流電圧を消滅させる。しかしながら、接続点J5で
の整流電圧が消滅しないのは、ラインL′1，L′2の
電力供給部の時定数がダイオードD1のアノード
側の接続点J7での時定数よりもはるかに長いため
である。従つて、測定ユニツト１００の電力供給
部全体に外乱が無ければ、ライン４３でのクロツ
ク信号の割込みのせいでラインCDに急な遷移を
起させ、これはダイオードD1の両端間に現われ
る。接続点J7従つてライン５１での電圧レベルの
そのような遷移はCT1の出力をその或るＱピンか
ら他のＱピンに移させ、これによつて固体素子１
１，１２および１３のうちの対応する固体素子を
オンに切換える。３本のデータ出力ライン４，５
および６は全てライン１０により前置増幅器とし
て働く演算増幅器OA1の非反転入力端子へ接続さ
れる。この演算増幅器OA1の出力ライン８は接続
点J1およびライン３２を介して積分器INTの入力
端子へ接続されている。積分器INTは、演算増
幅器OA2およびその出力端子から入力端子への帰
還ループ中に接続されたコンデンサC1から成る。
積分器INTは、電流スイツチとして使用される
２個のＪ―FET７および９から成るスイツチ
SW1と関連付けられる。定電流源CCSは、スイツ
チSW1が閉じている時にはいつでも、定電流ICC
を接続点J1へ供給する。フリツプフロツプFFは、
２個のCMOSデユアルＤ型フリツプフロツプか
ら成り、第１図に示したＶ／Ｆ変換器６０を完成
する。これは周知技術の応用である。例えば、
“エレクトロニクス（Electronics）”（1973年５月
24日号）第97〜100ページに掲載されたアール・
シー・キム（R.C.Kime）著の論文「電荷平衡化
Ａ／Ｄ変換器：デユアル傾斜積分の代替」を参照
されたい。動作時、水晶発振器によつて維持され
る正確なクロツク信号を供給する中央タイマ４５
に従つてマイコンは各測定チヤネルのＶ／Ｆ変換
器６０を監視しかつ制御する。代表的な例では、
6MHzの基本周波数を有する水晶発振器から250K
Hzのクロツク信号PSDが導出され、このクロツ
ク信号PSDはライン４３からスイツチ素子４２
を制御する。測定ユニツト１００中のＶ／Ｆ変換
器６０の動作は下記のとおりである。
アナログ信号Viのせいで電流信号Iiは演算増幅
器OA1の非反転入力端子側のライン３２によつて
印加される時コンデンサC1を充電するとすれば、
積分器INTは負に充電されそしてViに比例する
負方向性傾斜波が発生される。電荷平衡化技術
は、定電流源CCSからスイツチSW1を通して定電
流ICC（これは傾斜波が閾値を超えるまで戻す）を
供給すること、およびこれが起る毎にパルスを導
出することから成る。これが起ることは、Viの大
きさの繰返し特性においてゞある。演算増幅器
OA2の出力端子はツエナー・ダイオードZDを介
して接続点J9へ接続されている。この接続点J9
は、抵抗を介して−12Vの電源へ接続され、また
ライン１４によつてCMOS素子１５のデータ入
力Ｄ端子へ接続されている。こCMOS素子１５
の出力端子は他のCMOS素子１６のデータ入
力Ｄ端子へ接続されている。
第４図は、第３図に示したフリツプフロツプ
FFのCMOS素子１５および１６の動作サイクル
を例示する諸カーブである。第２図のカーブｄは
第１図のライン２３から同期信号として再生され
る。カーブｇはリセツト時のCMOS素子１５の
Ｑピン状態を示し、従つてそれは第３図のライン
３６に現われる。カーブｈはCMOS素子１５に
よつてセツトされた時のCMOS素子１６のＱピ
ン状態を示す。カーブｉはライン３６によつてト
ランジスタT1のベースへ印加されてこのトラン
ンジスタT1をターンオンさせるための信号を示
す。カーブｊはトランジスタT1がオンである時
コンデンサC2の放電を示す。カーブｋは、コン
デンサC2が放電に続いて充電されている時、絶
縁トランスＴの１次巻線Ｐにおける電流サージの
結果としてトランジスタT2のベースへ印加され
る信号である。
もう一度第３図を参照すれば、フリツプフロツ
プFFは、２次巻線Ｓの一端Ａに関連した接続点
J3に現われる交流電流によつてクロツク動作させ
られる。脈動電流はコンデンサC4を通つて接続
点J8へ達する。この接続点J8は抵抗を介して−
12Vの電源へ接続されると共にライン２３を介し
てCMOS素子１５のクロツク・ピンCKへも接続
される。CMOS素子１５のピンは、CMOS素
子１６のＤピンに接続されており、かつ接続点
J10およびライン３６を介してトランジスタT1の
ベース側の結合コンデンサC3へ接続されている。
トランジスタT1のエミツタはアースに接続され
ている。ベースとアースの間には抵抗R6が接続
されている。他方、２次巻線Ｓの一端Ｂ、一方の
整流器R2のカソードおよびこれに隣接する整流
器R1のアノードに関連した接続点J4は、ダイオ
ードD2および抵抗R5から成る直列回路を介して
トランジスタT1のコレクタへ接続される。コン
デンサC2はトランジスタT1および抵抗R5と並列
に設けられている。このような構成では、一端Ａ
が正である時、一端Ｂは負であるのでダイオード
D2が逆バイアスされる。従つて、この時点では
トランジスタT1がそのベースへライン３６およ
びコンデンサC3を通して印加される制御電圧
（第４図のカーブｉ）によつてターンオンされて
いる時にはいつでも、トランジスタT1は実際に
は電力供給部から切離される。従つて、導通中の
トランジスタT1を通つてコンデンサC2は放電す
る（第４図のカーブｊ）。コンデンサC2は接続点
J4からダイオードD2を通して電力供給部により
最初、すなわちライン４３のクロツク信号の他の
サイクル中例えばＡが負電位にあるがＢが正電位
にある間、充電される。次にCMOS素子１５お
よび１６の同期サイクルを考えるならば、演算増
幅器OA2の出力側にあるツエナー・ダイオード
ZDのために接続点J9の電位はCMOS素子１５の
閾値よりも下に下がる。もしライン１４での電位
が閾値よりも下がりかつCMOS素子１５がクロ
ツク動作させられるならば、このCMOS素子１
５はリセツトされる（第４図のカーブｇ）。次の
クロツク・パルスでCMOS素子１６はセツトさ
れ（第４図のカーブｈそしてCMOS素子１５は
これもまたセツトされる。同時にＪ―FET９は
閉じられ、そして接続点J1により演算増幅器OA2
は立上がる傾斜波を発生する。この時点で、セツ
トされているCMOS素子１５はそのピンおよ
び接続点J10によつてCMOS素子１６のＤピンに
零電圧を印加する。従つて、次のクロツク・パル
スが現われる時、CMOS素子１６はリセツトさ
れる。これはＪ―FET７を開かせかつＪ―FET
９を閉じさせる。これで演算増幅器OA2の傾斜波
立上がり動作は終りである。トランジスタT1が
オフである時、コンデンサC2はダイオードD2を
通して充電されることを思い出されたい。
CMOS素子１５がセツト状態からリセツト状態
へ変る（第４図のカーブｇ）時、ライン３６上の
パルスはコンデンサC3を通つてトランジスタT1
のベースへ入り、そのためにこのトランジスタ
T1はターンオンされる（第４図のカーブｉ）。従
つて、コンデンサC2は放電し（第４図のカーブ
ｊ）、抵抗R5は放電々流を制限する。次の動作サ
イクル時には、ダイオードD2がもはや逆バイア
スされず、コンデンサC2は充填中である。これ
は絶縁トランスＴの２次巻線Ｓの負荷になる。そ
のために電流サージが絶縁トランスＴの１次巻線
Ｐに生じる。そのような負荷はトランジスタT2
によつて検出される（第４図のカーブｋ）。すな
わち、その間、抵抗R7およびR8はトランジスタ
T2をターンオンさせる電圧を接続点J13従つてト
ランジスタT2のベースに印加する。コレクタを
中央ユニツト２００へ接続するライン４６はカウ
ンタ４８へ印加されるパルス（第２図のカーブ
ｆ）を伝送する。
接続点J3（すなわち２次巻線Ｓの一端Ａ）での
クロツク信号の正の部分でCMOS素子１５がリ
セツトされている間、接続点J10においてピン
で検出されたパルスはライン３６を通して伝送さ
れる。次のクロツク信号が印加される時、ライン
３６でのこのパルスはトランジスタT2によつて
電流サージ（ラツシユ電流）として１次側で検出
される。従つて、これはＡが負でＢが正の時に起
る。従来の電荷平衡化技術はＶ／Ｆ変換サイクル
を一連のパルス（ライン４３の制御用クロツク信
号と完全に同期した）に変換するように上手く同
期化されている。同時に、そのようなパルスはラ
イン４６に同期導出されてカウンタ４８で計数さ
れる。
第５図を参照すれば、マルチプレクサ５０の第
２状態および第３状態での試験により、計数CB
およびCREFはＡ／Ｄ変換器によつて導出され、そ
して関連カウンタ４８に累積されたそのような計
数はマイコン４９のRAMに記憶される。第５図
は、２つの点Ａ（CB，VB）およびＢ（CREF，VREF）
を通る直線CLである伝達関数（線型伝達）を示
す。オフセツトと入力の性質とのために、横軸に
導出された計数CXは未知電圧信号VXの直接読み
取り値を提供しない。
第５図には、直読のために使用されるべき線型
伝達関数DRも示されている。零計数すなわち計
数の原点０では、実際の入力電圧はトランスジユ
ーサTD1の出力から予期される最小値（V1）で
ある。計数（CRES）で得られる最大計数のため
に、最大値（V2）はトランスジユーサから導出
されるようになつている。従つて、座標の点Ｄ
（Ｏ，V1）および点Ｅ（CRES，V2）を通る直線は、
Ｒ＝V2−V1である“範囲”Ｒによつてかつ計数
CRESである“分解能”によつて規定される。トラ
ンスジユーサTD1から導出された出力が零である
時、Ａ／Ｄ変換器は、 V2−V1／２＝VB を知る。換言すれば、VBは縦軸上のV1とV2の間
の中間範囲を定め、負のアナログ入力はVBより
も下でそして正のアナログ入力はVBよりも上で
導出される。代表的な例では、12ビツトの分解能
ではフル・スケールが20ミリボルトに対してカウ
ンタ上で212である。２つの極性が考慮されるの
で、性能は２倍例えば213である。従つて、範囲
Ｒは２倍の分解能４０９６に対して40ミリボルト
である。
較正中、マルチプレクサ５０が第２状態（すな
わち固体素子１２が閉じている）にある時、演算
増幅器OA1はトランスジユーサTD1からの入力が
あたかも零であるかのようにバイアス電圧VBを
測定中である。マルチプレクサ５０のそのような
状態に対して導出された計数は（CB）である。
表３状態では基準電圧（VREF）は入力ラインに印
加されそして対応する計数（CREF）は導出され
る。
定数はマイクロプロセツサによりアルゴリズム
に従つて計算され得る。
CS＝分解能／範囲×VREF／CRES−CB (1) COS＝分解能／範囲 ×VBCREF−CB（VREF＋VB）／CREF−CB ＋１／２分解能 (2) こゝで、範囲は入力信号の大きさの広がり、分
解能はCRES，CSは傾斜の定数、そしてCOSはオフ
セツトの定数である。
式(1)および(2)は第５図に例示された２つの伝達
関数から導出される。点ＡおよびＢの座標で定め
られた伝達特性CLから式(3)が得られる。
VX＝VB−VREF／CB−CREFCX ＋VREFCB−VBCRFE／CB−CREF (3) 同様に、伝達特性DR並びに点ＤおよびＥの座
標から式(4)が得られる。
VX＝範囲／分解能×CXC＋VB−１／２範囲 (4) こゝで、CXCはCXの補正された計数であり、式
(4)から導出された時のCXCは式(5)のようになる。
CXC＝RES／範囲VX−VB＋１／２範囲 (5) 式(3)からVXを式(5)に代入すれば CXC＝RES／範囲・VB−VREF／CB−CREF ×（CX−CB）＋RES／２ (6) となる。
式(6)から明らかなように、範囲は、装置によつ
て分解能が課せられる測定点での特定のトランス
ジユーサ出力によつて定められる。他方、（VB−
VREF）は安定電源SVS並びに抵抗RA，RBおよび
REに依存する。範囲および分解能は容易にかつ
正確に分るが、実際には何が（VB−VREF）であ
るかを正確に確認することに留る。その理由は、
この表現が式(6)によつて示されたようにＡ／Ｄ変
換器の動作中信頼性および精度のための主パラメ
ータだからである。これに関して、抵抗RA，RB
およびREは安定電源SVSと共に（VB−VREF）＝hi
の初期評価を許す。そのような初期情報で始める
と、実際の測定は、理論的には計数1/2・CRES＝
CFSになるべきフルスケールのアナログ入力VX＝
VFSで行なわれる。しかしながら、測定値は＝1/
２・C′RESを与え、1/2・CRESを与えない。これは、
絶対値でVFSである（V2−VB）または（VB−V1）
に対して第５図の直線（DR）上に期待されるべ
きものから導出される。これは（VB−VREF）の
評価中物理的な相違に寄与し得る。この発明によ
れば、ki＝（VB−VREF）は C′RES／CRES に比例して調節され、これによつて k′i＝ki×CRES／C′RES を導出する。その後、式(6)においてCXCを計算す
るために使用されたアルゴリズムは良く調節され
た定数ｋ＝RES／範囲×ki′を第１項に持つだろう。従 つて、パラメータCB，CREF，CXはマルチプレクサ
５０の３つのそれぞれの状態に従つてＡ／Ｄ変換
器で容易に導出できる。これは式(6)からCXCの正
確な決定を行なう際に一緒に起る。よつて調節さ
れた定数ｋ＝RES／範囲×ki′がフル・スケールで上述 した実験によつて決定された後、それはマイコン
に記憶される。CB，CREFおよびCXは導出され、そ
してアルゴリズムは記憶された被調節定数ｋを使
つて式(6)に応じてCXCを計算する際に使用される。
もし少し詳しく云えば、CBおよびCREFは、入力側
でのVBおよびVREFから時々導出され、そしてCX
を導出しかつ補正された値CXCを計算する時に反
復使用のための被調節定数ｋと一緒に記憶され
る。換言すれば、CBおよびCREFはより大きい信頼
度および精度のために時々新にされる。
以上の説明から分るように、この発明は下記の
点において従来の実例からの出発である。
Ａ／Ｄ変換器は、測定結果を較正するためにポ
テンシオメータ、可変コンデンサなどのような可
変回路素子を一般に利用する。較正は“０”およ
びフル・スケール（すなわち正および負のフル・
スケール）で通常行なわれる。
較正素子は高価で、場所をとりしかも印刷回路
板上でのレイアウトに種々の制限を課すので、そ
れを使用することは欠点である。較正素子は分解
能が制限された回路になる。その上、温度係数は
誤差を生じさせる。回路素子は、振動を感じ易
く、機械的な寿命に制限があり、かつ未熟練者に
よつて容易に取り替えられることができる。
対照的に、この発明は、較正時に既に計算され
ていた較正定数を記憶するための用意をする。較
正定数はデイジタル語に変換された後非破壊メモ
リすなわちマイコンのPROMに記憶される。付
加的な定数の記憶スペースを許すためにPROM
中には充分な場所が設けられる。通し番号のよう
な認識はデイジタル語の分野に包含される。
Ａ／Ｄ変換がＶ／Ｆ変換器で行なわれている
が、変換されたアナログ量は最終の値を得るため
に記憶された較正定数を使つてマイコンで処理さ
れる。
上述したような複数の並列チヤネルからデイジ
タル・データを導出するこゝに提案した方法から
幾つかの利点が得られる。較正定数は温度、電
圧、振動、環境では変らない。温度係数誤差は無
く、ハードウエアは安価にかつ少しゝかスペース
をとらずに実施される。その上、記憶された定数
はスケーリングなどを提供するために他の要因と
組合わせることができる。分解能は定数をデイジ
タル表示するのに使用される“語”の長さによつ
て増したり選んだりすることができる。最後に、
記憶された定数は長期間のドリフト、経時変化、
信頼性に関して装置の性能に対する価値ある記録
を提供する。
【図面の簡単な説明】
第１図は例示的なデ−タ・アクイジシヨン装置
中の複数の並列測定チヤネルのうちの１測定チヤ
ネルに挿入されるこの発明に係るＡ／Ｄ変換器の
１実施例を一部ブロツク図で示す配線図、第２図
は第１図に示したＡ／Ｄ変換器の変換サイクヌを
例示する波形図、第３図は第１図のＡ／Ｄ変換器
のための特定の回路装置を示す配線図、第４図は
第３図中のフリツプフロツプの動作を例示する波
形図、第５図は複数の並列測定チヤネルの各々中
での較正およびスケーリング後に入力されたアナ
ログ・データを表わす正しいデイジタル・データ
を周期的に計算する際第１図のデ−タ・アクイジ
シヨン装置のマイコンによつて使用される２つの
線型伝達関数を示すグラフである。 ４５は中央タイマ、４８はカウンタ、４９はマ
イコン、５０はマルチプレクサ、６０は電圧／周
波数変換器、１００は測定ユニツト、Ｔは絶縁ト
ランス、１０１は電力供給ユニツトである。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも１つの測定点から印加された大き
    さVxのアナログ入力信号に関して、アナログ／
    デイジタル変換器を含む通信チヤネルを通して前
    記アナログ／デイジタル変換器から導出されたど
    んな計数Cxにも適用できる被補正値Cxcを導出す
    る方法であつて、 (イ) 前記通信チヤネルの入力側でバイアス電圧
    VBを印加することおよび前記アナログ／デイ
    ジタル変換器の出力側で計数CBを導出するこ
    と、 (ロ) 前記通信チヤネルの入力側で既知の基準電圧
    VREFを印加することおよび前記アナログ／デイ
    ジタル変換器の出力側で計数CREFを導出するこ
    と、 (ハ) 前記測定点の大きさVXのアナログ入力信号
    を印加することおよび前記アナログ／デイジタ
    ル変換器の出力側で計数CXを導出すること、 (ニ) Cxcを式 Cxc＝（RES／範囲）×［（VB−VREF）×（CX−
    CB） ÷（CB−CREF］＋RES／２ から計算すること、 （ただし、「RES」は測定の分解能CRESであ
    り、「範囲」は前記入力信号の大きさVXの幅で
    ある。） を含み、 前記計数CBおよびCREFの導出ステツプ(イ)および
    (ロ)は、前記ステツプ(ハ)および(ニ)において計数CX
    を導出する前およびCxcを計算する前に、時間通
    りに印加された電圧VBおよびVREFから更新され
    る被補正値導出方法。 ２ 更に、 (ホ) 分解能CRESに対応した入力信号として既知の
    最大電圧V2を印加することおよび計数CRESを導
    出すること、 (ヘ) Ki1を得るために比率CRES／CRES 1によりKiを
    調整すること、 (ト) ｋ＝RES／範囲×Ki1 となるようにRES／範囲を修正することおよ
    びCxcの計算中に補正されるように前記ステツ
    プ(ニ)の式を用いて前記ステツプ(ハ)および(ニ)を実
    行すること、 を含み、印加された電圧VBおよびVREFから、 Ki＝（VB−VREF） で与えられる値Kiが確かめられる特許請求の範
    囲第１項記載の被補正値導出方法。 ３ 複数の並列チヤネル中の複数個の遠隔アナロ
    グ・データ測定点に関して中央コンピユータから
    デイジタル・データを導出するために、前記複数
    個の測定点のうちの選択された１つの測定点で少
    なくとも２つのアナログデータ入力が入手でき
    る、多重化されたデータ・アクイジシヨン装置で
    あり、このデータ・アクイジシヨン装置は、 複数個の同様な電圧／周波数変換器であつて、
    その各々が対応する測定点と局部的に組合わされ
    たものと、 前記コンピユータに組合わされてクロツク信号
    を供給するための中央クロツクと、 通信用の複数個の同様な絶縁トランスであつ
    て、その各々が前記コンピユータと対応する１個
    の電圧／周波数変換器およびこれに組合わされた
    １つの測定点との間にあるものと、 前記電圧／周波数変換器の各々と組合わされた
    マルチプレクサであつて、それぞれの前記アナロ
    グ・データ入力に関して組合わされた電圧／周波
    数変換器に対して次々に対応する動作モードを時
    間的に連続して確立するためのものと、 を備え、 前記電圧／周波数変換器の各々は、変換サイク
    ルを持ち、かつ複数の選択可能な所定動作モード
    のうちの１つの動作モードで動作でき、 前記コンピユータは、前記測定点の１つおよび
    これに組合わされた電圧／周波数変換器を選択
    し、かつこの選択された電圧／周波数変換器の変
    換サイクルを、組合わされた絶縁トランスを通つ
    た前記クロツク信号で制御する、 多重化されたデータ・アクイジシヨン装置。 ４ コンピユータが、組合わされた絶縁トランス
    に入る前にクロツク信号を変更させ、 前記マルチプレクサが、前記組合わされた絶縁
    トランスに入つた後の絶縁変更されたクロツク信
    号に応答して前記電圧／周波数変換器の他の動作
    モードを確立する、 特許請求の範囲第３項記載の多重化されたデー
    タ・アクイジシヨン装置。 ５ 複数の並列チヤネルであつて、その各々が少
    なくとも１つの対応する測定点で受信したアナロ
    グ・データを一連のパルスに変換するものを含
    み、 デ−タ・アクイジシヨン装置が、前記各チヤネ
    ル中で、直流電源を有する第１ユニツトおよびク
    ロツク信号によつて制御されて前記直流電源から
    交流電源を導出するための少なくとも１個の電力
    スイツチと、整流手段を有して直流電力供給部を
    提供するための第２ユニツトとを更に備え、 前記各チヤネルの電圧／周波数変換器が前記直
    流電力供給部によつて付勢されてアナログ・デー
    タを一連のパルスに変換し、 前記第２ユニツトの電圧／周波数変換器が、前
    記第１ユニツトおよび絶縁トランスを通つたクロ
    ツク信号によつて制御される変換サイクルを持
    ち、そして 前記第２ユニツト中で導出されたパルスが、前
    記絶縁トランスおよび前記第１ユニツトを通して
    中央コンピユータによつて受信される、 特許請求の範囲第３項記載の多重化されたデ−
    タ・アクイジシヨン装置。 ６ 各チヤネルが、少なくとも２つのアナログ入
    力信号に応答し、かつこれらのアナログ入力信号
    のうちの一方のアナログ入力信号を選択するため
    に絶縁トランスを通つたクロツク信号によつて制
    御されるマルチプレクサを第２ユニツト中に有
    し、 電圧／周波数変換器が、選択した一方のアナロ
    グ入力信号で働く、 特許請求の範囲第５項記載の多重化されたデ−
    タ・アクイジシヨン装置。 ７ ３つのアナログ入力信号が各チヤネル中でマ
    ルチプレクサに供給され、前記入力信号のうちの
    第１入力信号が測定点から導出されたアナログ・
    データであり、第２入力信号が較正用に選ばれた
    基準電圧であり、そして第３入力信号がオフセツ
    ト電圧を検出するための零電圧信号である特許請
    求の範囲第６項記載の多重化されたデ−タ・アク
    イジシヨン装置。 ８ 中央コンピユータに組合わされたカウンタを
    有し、また第１，第２および第３の入力信号に関
    して導出されるような、各チヤネルの電圧／周波
    数変換器からのパルス列を有し、対応する複数の
    計数が前記カウンタによつて導出され、それぞれ
    の計数が第１ユニツトからの導出後に前記コンピ
    ユータによつて組合わされ、これによつて前記第
    １入力信号の較正されかつ縮尺もしくは拡大され
    た値を提供する特許請求の範囲第７項記載の多重
    化されたデ−タ・アクイジシヨン装置。
JP1031181A 1980-01-28 1981-01-28 Method of introducing value to be corrected and multiplex data acquisition device Granted JPS56121198A (en)

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